Двоичный умножитель

Сфвэ Советских Соцмалмстмческих Реслублмк(б лнительное к авт. свидКл 2) Заявлено 03.07,79 0770/18-24 нием заявки Мо присое 52 Государственный комитет СССР ао делам изобретений и открытий23) итет етень Мо 3 ликовано 15.08.81. Бюос цель достигаемножитель, соиггеров (и азрядИзобретение относится к вычислительной технике и автоматике и может быть применено в устройствах, выполняющих математические операции, и в устройствах управления, например устройствах числового программного управления станками.Известно устройство, содержащее счетчик, дифференцирующие каскады, элементы селекции импульсных последовательностей, элемент ИЛИ и позволяющее производить умножение частоты импульсной последовательности на число, пропорциональное множителю, записанному параллельным кодом 11.Однако применение дифференцирующих каскадов неудобно при современной элементной базе, крометого, выходные импульсы умножителя не синхронизированы импульсами исходной последовательности, что в ряде случаев требует введения устройства синхронизации.Наиболее близким по технической сущности и достигаемому результату является устройство, содержащее источник исходной импульсной последовательности, двоичный счетчик, элементы И, элемент ИЛИ, мультинибратор, элементы задержки, триггеробратной связи, причем источник исходной импульсной последовательности подключен ко входу мультивиЪратора, счетному входу счетчикаи входу синхронизации триггера обратной связи, прямые выходы разрядов счетчика подключены к первымвходам элементов И, кодовая шина О множителя - ко вторым входам элементов И, выход мультивибратора -к цепи элементов задержки, выходыкоторых подключены к третьим входамэлементов И, выход триггера обратнойзи - к четвертым входам элементова инверсные выходы счетчика подчены к последующим входам элеменИ всех последующих разрядов 2Однако данное устройство являет ся,сложным, имеет нерегулярную поразрядам структуру и, кроме того,содержит элементы задержки, что затрудняет его выполнение при современной элементной базе.5 Цель изобретения - упрощениеустройства и повышение регулярн тиего структуры.Поставленная тся темчто в двоичный у держа- О щий п счетных тр Р15 ность умножителя),первую группуэлементов И, при этом первые входы1-х элементов И первой группы (=1,,и) соединены с входами соответственно (о+1)-х разрядов кодамножителя, вторые входы - с нулевымивыходами 1-х счетных триггеров, а 5выходы - с соответствующими входамиэлементов ИЛИ, выход которого является выходом устройства, счетныевходы счетных триггеров соединены свходом прямой импульсной последовательности умножителя, введена втораягруппа элементов И, причем первыевходы 1-х элементов И второй группысоединены с единичными выходами соответствующих счетных триггеров,выход каждого 1-го элемента И второйгруппы (1 = 1, ,и) соединен совторым входом +1)-го элемента Ивторой группы, входом управления(1+1)-го счетного триггера и треть- щим входом +1)-го элемента И первой группы, четвертые входы +1)-хи третий вход первого элементов Ипервой группы соединены со входоминверсной импульсной последовательности умножителя.На Фиг.1 приведена схема трехразрядного двоичного умножителя;на фиг.2 - временные диаграммы работы устройства при коде множителя101. ЗОустройство содержит счетные триггеры (ТН-триггеры) 1/1,1/3, элементы И 2/1 2/3 первой группы,входы 3/13/3 разрядов кодамножителя, элемент ИЛИ 4, вход 5 прямой импульсной последовательности(множимого), элементы И б/1б/3второй группы, вход 7 инверснойимпульсной последовательности, Прямая и инверсная импульсные последовательности образуются источником 8импульсной последовательности (генератором).Устройство работает следующимобразом. 45При поступлении сигналов с входа5 прямой импульсной последовательности на счетные входы триггеровработает синхронный двоичный счетчик, образованный триггерами 1/15 О1/3 и элементами б/1б/3 И,Переключение триггеров счетчика независимо от номера разряда происходит одновременно по переднему Фронту тактового импульса. В состояние"1" всегда переключается не болееодного триггера, так как на разрешающие входы последующих триггеров поступают сигналы логического "0". Всоответствии с этим поступлениесигналов "1" одновременно на второй бОи третий входы элементов И второйгруппы возможно тблько для одного изэлементов 2/12/3, а именно длятого элемента, второй вход которого соединен с инверсным выходом триг гера, находящегося в состоянии "0" а третий вход - с разрешающим входом того же триггера, на который в этот момент поступает сигнал "1".Поэтому импульсы, выдаваемые с элементов 2/12/3 И при поступлении на их входы сигналов входа 7 импульсной последовательности не совпадают во времени. На первые входы 3/13/3 элементов И 2/12/3 поступает код множителя, разрешающий работу тех из них, где в соответствующих разрядах кода имеется "1".Средняя частота Г суммарной импульсной последовательности, формируемой на выходе элемента ИЛИ 4, в общем случае для и-разрядного двоичного умножителя равна- МГо2 ф 1где Го- частота сигналов импульснойпоследовательности;М - значение кода множителя,Работа устройства поясняется временными диаграммами (Фиг.2), где 9 - временная диаграмма импульсной последовательности множимого на входе 5 умножителя, 10-временная диаграмма импульсной последовательности на входе 7 умножителя, 11 временная диаграмма прямого выхода триггера 1/1; 12 - временная диаграмма выхода элемента И б/1;13 - временная диаграмма выхода элемента И 2/1; 14 - временная диаграмма выхода триггера 1/2; 15 временная диаграмма выхода элемента И б/2, 16 - временная диаграмма выхода элемента. И 2/2; 17 - временная диаграмма прямого выхода триггера 1/3, 18 - временная диаграмма выхода элемента И б/3; 19 - временная диаграмма выхода элемента И 2/3;20 - временная диаграмма выхода элемента ИЛИ 4.Преимуществами предлагаемого двоичного множителя перед известными являются упрощение схемы и уменьшение количества компонентов за счет использования одних и тех же элементов для Формирования сигналов переноса в сийхронном двоичном счетчике и формирования разрядных импульсов; регулярность структуры двоичного умножителя, что облегчает его аппаратурную реализацию.формула изобретенияДвоичный умножитель, содержащий о счетных триггеров (а - разрядность умножителя), первую группу элементов И, при этом первые входых элементов И первой группы (11, , и) соединены с входами соответственно (и+1)-х разрядов кода множителя, вторые входы -855657 15 иг с нулевыми выходами 1-х счетныхтриггеров, а выходы - с соответствующими входами элемента ИЛИ, выход которого является выходом устройства,счетные входы счетных триггеровсоединены с входом прямой импульсной последовательности умножителя,о т л и ч а ю щ и й с я тем, что,с целью упрощения и повышения регулярности структуры двоичного умножителя, в него введена втораягруппа элементов И, причем первыевходы 1-х элементов И второй группысоединены с единичными выходамисоответствующих счетных триггеров,выход каждого )-го элемента И второй группы =1, , и) соединен со вторым входом +)-го элементаИ второй группы, входом упраьлсния(+1)-го счетного триггера и третьим входом( +1)-го элемента И первойгруппы, четвертые входы (+1)-х итретий вход первого элементов И псрвой группы соединены со входоминверсной импульсной последовательности умножителя. Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРР 308523, кл. С 06 Г 7/52, 1969.2. Патент СНА Р 3414720,кл. 235-164, опублик. 1964 (прото"тип).Заказ 6915/69 Тираж 745 Подписное ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий 113035, Москва, Ж, Раушская наб., д.4/5 Филиал ППП "Патент", г.ужгород, ул.Проектная, 4