Множительное устройство

ОП ИСАНИЕ ИЗОБРЕТЕНИЯ ои 824206 Союз Советских Социалистических Республик(22) Заявлено 080878 (21) 2679660/18-24с присоединением заявки йо(51)М. Кл.з 3 06 Г 7/52 Государствеииый комитет СССР по деЛам изобретений и открытийДата опубликования описания 2304314.1ий политехнический инстиМц.ь,(71) ЗаявительМНОЖИТЕЛЬНОЕ УСТРОЙСТВ Недос ляется с использу ства, а ния этим ния. кого устройства яв"но большая емкостьоминающего устройоэможность выполневом операции делеатком т авнител мого за акже не устройс 5 тво,опе-,е ого устройства явть использования Изобретение относится к вычислительной технике и можетбыть использовано для ускоренного выделения операций умножения и деления в быстродействующих специализированных и универсальных цифровых вычислительныхмашин.Известно табличное суммирующее- множительное устройство, содержаще запоминающее устройство, схему фор.мирования адресов таблиц, регистры первого и второго операндов и устройство управления, кроме того, со держит блок выдачи результата и блок анализа, входы которого подключены к выходам регистров первого и второго операндов, выходы блока анализа операндов подсоединены через схем И ко входам первой и второй схемы ИЛИ блока. выдачи результата, выход: первой схемы ИЛИ блока вЫдачи результата соединен со входами опроса регистра второго операнда,. выход которого подключен к триггерам регистра второго операнда, выход второй схемы ИЛИ блока выдачи результата соединен со входом схемы опроса регистра первого операнда, выход которой подключен к триггерам регистра первого операнда 111. Известно множительное устройссодержащее два регистра первого ранда, соединенные выходами своей старшей и младшей частей соответ-ственно с первым и вторым блоками памяти, регистр второго операнда соединенный выходами своей старшей и младшей частей соответственно.с треть им и четвертым блоками памяти, первый сумматор, входи которого соединены с первыми вторым коммутаторами, вы ,ход первого сумматора соединен с регистром результата, и второй сумматор, входы 20 которого соединены с третьим и четвертымкоммутаторами, выход первого блока памяти через первый коммутатор подключен к первому сумматору и через третий коммутатор ко второму сумматору, выход второго блока памяти. и выход четвертого блока памяти через четвертый коммутатор подключены ко второму сумматору 2.Недостатком такляется необходимосблоков памяти большой емкости, что связано со значительными техническими трудностями изготовления. Так при длине и двоичных разрядов операндов требуемый суммарный объем блоков памяти составляет (4 п+3)2ф 1 Кроме того, это устройство не приспособлено для выполнения операции деления.Цель изобретения - уменьшение суммарной емкости используемых блоков памяти и расширение функциональных возможностей устройства за счет возможности выполнения операции деления.Поставленная цель достигается тем, что множительное устройство, содер жащее регистры первого и второго операндов, регистр результата, блоки памяти, сумматоры и коммутаторы, причем выходы старшей и младшей частей регистра первого операнда соедийены со 3) входом соответственно первого и второго блоков памяти, выходы старшей и младшей частей регистра второго операнда соединены со входами соответственно третьего и четвертого блоков памяти входы первого сумматора соединены с выходами первого и второго коммутаторов, а выход - со входом регистра результата, входы второго сумматора подключены к выходам третьего и четвертого коммутаторов, выход первого блока памяти соединен с первыми входами первого и третьего коммутаторов, выход второго блока памяти соединен с первым входом четвертого коммутатора, выход четвертого блока памяти соединен со вторым входом четвертого коммутатора, содержит дополнительно три блока памяти буферные регистры, сдвнгатели, преобразователи прямого кода в дополнительный, мно горазрядный ключ и блок переключения режимов, причем выход первого сумматора соединен со входом пятого блока памяти, выход которого подключен ко входу первого сдвигателя, выход которого соединен с первым входом второго коммутатора, выход первого сумматора соединен со входом второго сдвигателя, выход которого подключен ко входу первого буферного регистра, эы ход младшей части которого соединен со входом шестого блока памяти, выход которого подключен ко второму входу второго коммутатора, выход второго сумматора соединен со входом второго буферного регистра, выход ко торого соединен со входом седьмого блока памяти, выход которого подключен ко входу третьего сдвигателя, выход которого подключен ко входу третьего буферного регистра, выход кото рого соединен со входом первого пре-, образователя прямого кода в дополнительный, выход которого подключен ко второму входу третьего коммутатора, выход второго суюпатора соединен со входом четвертого буферного регистра, выход которого соединен с третьим 1 входов четвертого коммутатора, выход третьего сдвигателя соединен со входом четвертого буферного регистра, выход пятого блока памяти соединен со входом пятого буферного регистра, выход которого подключен ко второму входу первого коммутатора, выход третьего блока памяти соединен со входом второго преобразователя прямого кода в дополнительный, выход которого подключен к третьему входу второго коммутатора, третьему входу третьего коммутатора и с информационным входом многоразрядного ключа, выход которого соединен с четвертым входом третьего коммутатора, выходы старшей и младшей частей первого буферного регистра соединены с третьим и четвертым входами первого коммутатора, выход второго буферного регистра соединен с четвертым входом второго коммутатора, управляющие входы преобразователей прямого кода в дополнительный и многоразрядного ключа. подключены к выходу блока переключения режимов.Умножение ХУ и деление Х/У операндов Х и У производится вустройстве на основе следующих соотношений.Пусть Х=0,1, Х, , Х, У=1, У 2, , У, ХУ,13 . фиксируем некоторые значения параметров К и 1К, п, и разбиваем операнды Х и У в суммы двух слагаемых - опорные значения ХС,УО и приращения операндов Х, У;=оХ=Х Х, Э=Ч,+М,РЪ,Ч) = Х 3 и Г(Х,У) =Х/УРазлагают функциив ряд Тейлора по приращениям ыХ, ЬУ,ограничившись первыми производнымиХ Ч =7(Х,Ч) =Х,Ч +Ч + ЧХ,+К 1Х/М - Р Х,Ч) =ХоЪо + ЬХ/Чо- ЬЧХоЧо+22,где й и К - остаточные члены формулы Тейлора и для данных Г и Гд имеемПри 1/2 Х 1,1 У 2,0 ьХ 2 ", 0ЬУС 2 " и для оценки остаточных членов имеем неравенства- .23 +4 )Выбирают значения параметров К и 1.так, чтобы выполнялось условие1. +псу, (К,Ь) 3 И+2,(1)вычисляют значения результатов операций Х У и Х/У с и+1 верной значащей двоичной цифрой после запятой по формуламХ Ч =ХоЧо+ьХ ЧофЧ" о (2) )/У =" оЧо+аХ/Уо-ьЧХо/Уо (3)Заменяя в этих формулах операции умножения .на последовательные операциилогарифмирования, сложения и потенцирования имеемХ.у 2 ЕЪ.ХТ Ч .2 Е 99 Х Е 9 Чо+дЕОФ 2 Ч+Еодх -2 ЕофУ1.одХо 1 оя201 од ьУ, в связи с существенно меньшей чем и разрядностью промежуточных аргументов ХО, Уо;ьХ; ьУ, находяттабличным преобразованием соответствующих аргументов. Операцию потенцирования по основанию 2, 2 -2 такженаходят табличным преобразованием,но в связи со значительно 5 ольшей разрядностью первых слагаемых в первойчасти формул (2) и (3) по сравнению 3 Ос остальными слагаемыми целесообразно с точки зрения сокращенияобъемаблоков памяти, используемых для хранения таблиц преобразований, поступают следующим образом,Требуется найти значение 2" (условие О=О +ЬО), тогда 2=20+2 офЧР 4 О)ограничиваемся ПЗУ, хранящим таблицы от промежуточных аргументов О иодО вдвое меньшей разрядности.На чертеже представлена блок-схема.множительного устройства.Устройство содержит регистр 1 первого операнда, выходы 2 которого соединены со входами блоков 3 и 4 памяти, причем выход старшейчасти регист ра 1 соединен со входом блока 3 памяти, а выход младшей части - со входом блока 4 памяти, регистр 5 второго операнда, выходы 6 которого соединены со входами блоком.7 и 8 памятипричем выход старшей части регистра 5 соединен со входом блока 7 памяти, а выход младшей части регистра 5 - со входом блока 8 памяти, сумматор 9, входы которого соединены с 55выходами первогои второго коммутаторов 10 и 11, выход первого.суммато"ра 9 соединен с регистром 12 результа"та, сумматор 13, входы которого сое"динены с третьим и четвертым коммутаторами 14 и 15. Устройство содержит,кроме того, последовательно соединейные с выходом сумматора 9 блок 16памяти и сдвигатель 17, выход которого подключен ко входу коммутатора 11,а также последовательно соединенные 65 с выходом сумматора сдвигатель 18,буферный регистр 19 и блок 20 памяти,выход которого подключен ко входукоммутатора 11. В состав устройствавходят последовательно соединенные свыходом сумматора 13 буферные регистр21, блок 22 памяти, сдвигатель 23,буферный регистр 24 и преобразователь25 прямого кода в дополнительный, выход которого подключен ко входу коммутатора 14, буферный регистр 26,соединенный по входу с выходом сумматора 13 и выходом сдвигателя 23, апо выходу - ао входом коммутатора 15Устройство содержит также буферныйрегистр 27, соединенный по входу свыходом блока 16 памяти, а по выходу - со входом коммутатора 10, преобразоватЕль прямого кода в дополнительный 28, соединенный по входу свыходом блока 7 памяти, а по выходусо входом коммутатора 11, со входомкоммутатора 14 и с информационнымвходом многоразрядного ключа 29,соединенного по выходу со входом коммутатора 14. Выход блока 3 памятичерез коммутатор 10 подключен к сумматору .9 и через коммутатор 14 к сумматору 13, выход блока 3 памяти и выход блока 8 памяти через коммутатор15 подключены к сумматору 13. Выходы старшей и младшей части буферногорегистра 19 соединены со входамикоммутатора 10, выход буферного регистра 21 соединен со входом коммутатора 11, а управляющие входы преобразователей 25 и 26 прямого кодав дополнительный и многоразрядногоключа 29 подключены к выходу блока30 переключения режимов. Управляющий вход сдвигателя 17 соединен свыходом сумматора 9, а управляющийвход сдвигателя 23 подключен к выходу сумматора 13. В предлагаемом устройстве в старшей части регистра 1 первого операнда хранится значение Хо старших .раэ - рядов аргумента Х, в младшей части регистра 1 первого операнда содержится значение йХ младших разрядов аргумента Х. В старшей и младшей частях регистра второго операнда хранятся, соответственно, значения У и дУ. Для хранения таблиц значений 1 од Хо, 1 оддх; 1 од У, 1 од ьУ используются, соответственно, блоки 3,4, 7 и 8 памяти, блоки 16 и 18 памяти и используются для табличных преобразований потенцирования 2 -2 , блок 20 памяти содержит таблицы значений 1 од(2 -1). Сдвигатели 18, 17 и 23 используются:о; получения верного промежуточного результата по мантиссе аргумента потенцирования с учетом характеристики этого аргумента. Преобразователи 25 и 28 в зависимости от состояния управляющего входа либо передают код числа без изменений, либо Формируют дополнительный код числа.Устройство работает в семь тактовследующим образом,В режиме умножения в первом тактеработы устройства зНачения аргументов Х; ьХ; У; дУ, хранящиеся врегистрах 1 и 5, поступают на входыблоков 3,4,5 и б памяти, образуя наих выходах, соответственно, значения1 одХо, 1 оддХ) 1 од Уо, 1 одддУвторой такте работы поступающее че"рез коммутатор 10 значение складыва-.ется на сумматоре 9 со значением1 одхо, поступающим через коммутатор11 и преобразователь 28, образуя значение 1 одХо Уо, характеристика которого зайоминается в сдвигателе 18,а мантисса. передается эа буферныйрегистр 19, предназначенный для хранения величины,О на выход блока 16памяти. Одновременно в том же втором Щтакте на сумматоре 1.3 происходитсложение значений 1 одХо и 1 оддУ,поступающих через вторые коммутаторы14 и 15. Промежуточный результат, равный 1 од 2(Хо ЬУ) запоминается на буферном регистре 26Во время третьеготакта работы устройства значение ьО,снимаемое с младших разрядов буФер 1 ного регистра 19, поступает на входблока 20 памяти, образуя на его выходезначение 1 од 2(2 -1). Одновременноблок 16 памяти по переданному релена него аргументу Оо, выдает значение2 запоминаемое на буферном регист-ре 27. Сумматор 13 в третьем тактеработы производит сложение промежуточного результата 1 од (Х ьУ) хранящегося на буферном регистре 26, с нулем,образованном на выходе многоразрядного ключа 29 (в режиме деления черезэтот многоразрядный ключ 29 передается для сложения на втором сумматоре13 значение 21 одд У ). Промежуточныйрезультат 1 одХ дУ запоминается приэтом на буферйом регистре 21, причем характеристика этого результатазапоминается в сдвигателе 23, а мантисса передается на вход блока 22памяти,На четвертом такте работы на сумматоре 9 производится сложение значений Оо и 1 од(2 д" -1) характеристикапромежуточного результата Оо+1 од(2-1) передается в сдвигатель 17, а мантисса этого результата - на вход блока 16 памяти. Одновременно на сумматоре 13 происходит сложение величин1 од дХ и 1 од У поступающих, соответственно, через коммутатор 14 и ком 2мутатор 15Мантисса результата этого сложенйя, равного 1 од У дХ, запоминается на буферном регистре 21, а 60характеристика передается в сдвигателе 23. Параллельно с этим блоком 22памяти производится потенцированиечерез третий сдвигатель 23, учитывающий путем соответствующего сдвига характеристику 1 од Х ьУ, образуяозначение Хо дУ, запоминаемое на буферном регистре 24.В пятом такте работы блок 16 памяти выполняет табличное потенцирование мантиссы промежуточного резуль тата О +1 од (2 -1), а блок 22 памяти выполняет табличное потенцирование мантиссы 1 од У дХ, хранящейсядо этого на буферном регистре 21Причем результат этого потенцирования передается через сдвигатель 23,учитывающий характеристику 1 одУ дХ,давая значение Уо дХ, запоминаемое нана буферном регистре 26,В шестом такте работы устройстварезультат потенцирования мантиссыО +1 од (2 -1), передаваясь черезсдвигатель 17, учитывающий характеристику числа Ов +1 од (2 -1), обра 8 +Со" ц-эует значение 2 +ф 9( " и складывается на сумматоре 9 с поступающим в том же такте через коммутатор10 с буферного 27 значением 2 о. Этопорождает мантиссу результата 2 О,которая передается через сдвигатель18, учитывающий характеристику О==1 одХоУо и образуют величину ХоУ ==2", запоминаемую на буФерном регистре 19. Одновременно в этом жетакте на сумматоре 13 -происходит сложение Уо ьХ и Хо ьУ передаваемых через коммутатор 15, соответственно,с буферных регистров 24 и 2,6, причемпреобразователь 25 передает значениеУ, дХ без изменений з.нака в режимеумножения. Результат этого сложениязапоминается на втором буферном регистре 21.В последнем, седьмом такте работыустройства, сумматор 9 выполняет сложение значение ХоУо с буферного регистра 19 и величины ( Хо ьУ+Уо -ь Х) сбуферного регистра 21, результат которого, равный искомому значению Х Ув соответствии с (2), выдается на регистр 12 результата,В режиме деления, определяемомблоком 30 переключения режимов, второй преобразователь 28 выполняет преобразование выбранного из блока.7памяти значения 1 од У в соответствующий код величины - 1 од Уо Поэтомув процессе второго такта деления насумматоре 9 образуется значение1 одд Хо/У =1 од Хо+( - 1 одУо), а на сумматоре 13 образуется значение1 од ьХ/У =1 оддХ+( - 1 од У ). В тРетьем такте работы устройства в режимеделения через многоразрядный ключ29 передается код величины 21 одт.е. аппаратурно сдвинутый на одинразряд влево код величины - 1 одУ,что порождает в третьем такте на сумматоре 13 обраэование значенияЕо,Х,ИЕос,ч =Во,ком , ).В результате этого, в последующиетакты работы устройства выполняется40 Формула изобретения потенцирование логариФмов 1 од Х /У 1 одхдХ/Уо и 1 од, (Х, дУУ) вместо 1 од Х, У1 оддХ Уо и ход Хо д У, образуя эначеиия Хч/Уе, ачХХУе и ХеаУХ УеВ шестом такте деления преобразователь 22 изменяет знак передаваемого с буферного регистра 21 значения ХодУ/ Уо , поэтому при сложении со ядержймого буферных регистров 24 и 26 в этом такте образуется значение ЬХ/Уо-дУ Хо/У . Функционирование ос 2тальных узлов устройства и режиме деления происходит таким же образом, как и в рассмотренном подробно режиме умномения.Суммарный объем блоков памяти, используемом в предлагаемом устройстве, составляет величинуО = 9+3) 2 +(И-К+3 ) 2 +(И+5)2 ++(И- ф 4) 2 + Ь+2)2 +д 2 где : (я+,Д:И 2-сии(к,ь),а Функция 14(Х)=Х( есть наименьшее Целое число, не меньшее Х, причем 25 для получения требуемой точности необходимо выполнение условия (1).Для разрядной сетки п=16 получаем, что требуется суммарный объем блоков памяти величиной в Я=24,875 Кбит для предлагаемого устройства, в то время как для известного необходимы блоки памяти суммарной емкостью Я= 8576 Кбит, т.е. получаем выигрыш в объеме блоков памяти более чем в 350 раз. Для и:24 получаем. соответственно, Оаб 74 Кбит, ч = 992 Кбитчтодает выигрышболее, чем в 4000 раз. Множительное устройство, содержа" щее регистры первого и второго операицов, регистр результата, блоки памяти, сумматоры и коммутаторы, причем 45 выходы старшей и младшей частей ре,гистра первого ойеранда соединены со входом соответственно первого и второго блоков памяти, выходы старшей и младшей частей регистра второго операнда соединены со входами соответ)О ственно третьего и четвертого блоков памяти, входы первого сумматора соединены .с выходами первого и второго коммутатора, а выход - со входом .регистра результата, входы второго сум матора подключены к выходам третьего и четвертого коммутаторов, выход первого блока памяти соединен с первыми входами первого и третьего ком" мутаторов, выход второго блока памя ти соединен со вторым входом четверто го коммутатора, выход четвертого блока памяти соединен со вторым входом четвертого коммутатора, о т л и ч аю щ е е с я тем, что, с целью расширения функциональных возможностей устройства за счет выполнения операции деленияи сокращения суммарной емкости используемых блоков памяти,устройство содержит дополнительно триблока памяти, буферные регистры,сдвигатели, преобразователи прямого кода в дополнительный, многоразрядный ключ и блок переключения. режимов, причем выход первого сумматорасоединен со входом пятого блока памяти, выход которого подключен ко входу первого сдвигателя, выход которого соединен с первым входом второгокоммутатора, выход первого сумматора соединен со входом второго сдвигателя, выход которого подключен ко входу первого буферного регистра, выходмладшей части которого соединен совходом шестого блока памяти, выходкоторого подключен ко второму входувторого коммутатора, выход второгосумматора соецинен со входом второгобуферного регистра, выход которогосоединен со входом седьмого блока памяти, выход которого подключен ковходу третьего сдвигателя, выход которого подключен ко входу третьегобуферного регистра, выход которогосоединен со входом первого преобразователя прямогокода в дополнительный,выход которого подключен ко второмувходу третьего коммутатора, выходвторого. сумматора соединен со входом четвертого буферного регистра,выход которого соединен с третьимвходом четвертого коммутатора, выходтретьего сдвигателя .соединен со входом четвертого буферного регистра,выход пятого блока памяти соединенсо входом пятого буферного регистра,выход которого подключен ко второ,му входу первого коммутатора, выходтретьего блока памяти соединен совходом второго преобразователя прямого кода в дополнительный, выход которого подключен к третьему входувторого коммутатора, третьему входутретьего коммутатора и с информационным входом многоразрядного ключа,выход которого соединен с четвертымвходом третьего коммутатора, выходыстаршей и младшей частей первого буферного регистра соединены с третьими четвертым входами первого коммутатора, выход второго буферного регистра соединен с четвертым входом второго коммутатора, управляющие входыпреобразователей прямого кода в дополнительный и многоразрядного ключаподключены- к выходу блока переключения режимов.источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРУ 253442, кл. 6 06 Г 3/39;С 06 Г, 7/385, 1968.2. Ехатент СЮА Р 3749898,кл. 235-164, 1973 (прототип 1/ 1 Тираж 745ВНИИПИ Государственного копо делам изобретений и13035, Москва, Ж, Раущск Подписноетета СССРкрытийнаб., д, 4