Цифровой интегратор

Номер патента: 815726

ZIP архив

Текст

ОП ИСАНИ ЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 11815726 Союз СоветскииСоциалистическихРеспублик(51) М Кл 3 С 06 Г 7/52 Гасударственный комитет по делам изобретений и открытий(53) УДК 681.327 (088.8) 72) Авторы изобретения Пщэ нч Ободник и М. Пе 7) Заявит Винницкий политехнический инстит 54) ЦИФРОВОЙ ИНТЕГРАТО егист- накох раз 3 Х разрядов рм входам1 х младши дам блока дключены ходы М-Х старших подключены к кодов ного сумматора 4, а - к 1 х 1 первым вх входов которого по Вь ра 1 питель рядов других 1Изобретение относится к вычислительной и информационно-измерительной технике, а также к системам автоматического управ ления и может найти применение в системах числового программного управления, а также в измерительных и вычислительных устройствах.Известен цифровой интегратор параллель ного переноса, содержащий регистр управляющего кода и накопительный сумматор 1.Недостатком этого устройства является сложность конструкции.Наиболее близким к предлагаемому по технической сущности является цифровой интегратор, содержащий М-разрядный регистр, выходы 1 х 1 младших рязрядов которого подключены к первым х входам логического блока умножителя, 1 Х 1-разрядный счетчик, вход которого соединен с входной шиной, а выходы - с вторыми х входами логического блока умножителя 2.Недостатком его является большая погрешность, вызываемая неравномерностью следования импульсов на выходе.Цель изобретения - повышение точности. 2Для достижения указанной цели в цифровой интегратор, содержащий М-разрядный регистр, выходы 1 Х младших разрядов которого подключены к первым входам логического блока умножителя, 1 Х 1-разрядный счетчик, вход которого соединен с входной шиной, а выходы - с вторыми входами логического блока умножителя, введен накопительный сумматор, тактовый вход которого подключен к входной шине, вход переноса - к выходу логического блока умножителя, кодовые входы - к выходам М-Х старших разрядов М-разрядного регистра, а выход - к выходной шине.На чертеже представлена функциональная схема цифрового интегратора.Цифровой интегратор содержит М-раз рядный регистр 1 управляющего кода, Хразрядный счетчик 2, логический блок 3 умножителя и накопительный сумматор 4.Выход сумматора подключен к выходной шине.815726 15 Формула изобретения Соста лева Техред Тираж ИИПИ Государствен по делам изобрете 5, Москва, Ж - 35,ППП Патент, г.витель Л. ДарьиА. Бойкас745 Корректор МПодписноеСССРйд. 4/5роекуная, 4 Редактор Т. КиЗаказ 662/79ВН арощи ного комитета ний и откры Раушская на Ужгород, ул. 113 илиалходам счетчика 2, а выход - ко входу переноса сумматора 4, тактовый вход которого соединен с входной шиной и входом счетчика 2, а выход - с выходной шиной интегратора.При поступлении на входную шину импульсной последовательности с частотой 1 о на выходе блока 3 формируется импульсная последовательность, частота которой зависит от кода, записанного в М младших разрядах регистра 1. Неравномерная последовательность импульсов с выхода блока 3 10 делится сумматором 2 раз и, таким образом уменьшается неравномерность следования импульсов в выходной последовательности. Цифровой интегратор, содержащий Мразрядный регистр, выходы М младших разрядов которого подключены к первым Х входам логического блока умножителя, М- разрядный счетчик, вход которого соединен с входной шиной, а выходы - с вторыми Х входами логического блока умножителя, отличающийся тем, что, с целью повышения точности, в него введен накопительный сумматор, тактовый вход которого подключен к входной шине, вход переноса - к выходу логического блока умножителя, кодовые входы - к входам М-М старших разрядов М-разрядного регистра, а выход - к выходной шине. Источники информации,принятые во внимание при экспертизе1. Воронов А. А. и др. Цифровые аналогив системах автоматического управления. М-Л.,АН СССР, 1960, с. 57.2. Данчеев В, П, Цифро-частотные вычислительные устройства. М., Энергия,1976, с. 24 1 прототип).

Смотреть

Заявка

2697493, 15.12.1978

ВИННИЦКИЙ ПОЛИТЕХНИЧЕСКИЙ ИНСТИТУТ

ПЕТУХ АНАТОЛИЙ МИХАЙЛОВИЧ, ОБОДНИК ДЕМЬЯН ТИХОНОВИЧ, ПАНИЧ НАУМ МИХАЙЛОВИЧ

МПК / Метки

Номер патента: 407298

Опубликовано: 01.01.1973

Автор: Авторы

МПК: G06F 7/70

Метки: интегратор, цифровой

...операций,Предлагаемый детерминированно-вероятностный интегратор вычисляет приращение интеграла Римана: Здесь р(1), р,(1) - случайные величины с равномерными законами распределения.На чертеже изображена структурная схема детерминированно-вероятностного цифрового интегратора, выполняющего операцию интегрирования по Риману в соответствии с приведенным алгоритмом,Она состоит из блока 1 формирования квантованного значения подынтегральной функции (блок квантованной функции), блока 2 формирования приращения интеграла по квантованному значению подынтегральной функции (блок детерминированного приращения интеграла), блока 3 формирования полного значения приращения интеграла (блок фромирования полного приращения интеграла), блока 4...

Предыдущий патент: Однородная вычислительная среда

Следующий патент: Цифровой функциональный преобразо-ватель частоты следования импульсовв код

Случайный патент: Грунтовый анкер

В верх страницы

Цифровой интегратор

Текст

Заявка

МПК / Метки

Код ссылки

О сайте

Архивы

Контакты