Устройство для деления чисел безвосстановления octatka

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИ ЕТЕЛЬСТВУ Союз Советских Социапистических Республик(51)М. Кл з с присоединением заявки йо(23) Приоритет 6 Об Г 7/52 Государствеииый комитет СССР яо делам изобретений и открытийДате опубликования описания 300381(54) УСТРОИСТВО ДЛЯ ДЕЛЕНИЯ ЧИСЕЛ БЕЗ ВОССТАНОВЛЕНИЯ ОСТАТКАляется прямым или обратным кодомчерез преобразователь кодов и выра"батывается очередная цифра частного(21,Недостаток известных устройствдополнительные затраты оборудованияна реализацию элементов И и элементов ИЛИ.Цель изобретения - упрощение уст 10 ройстваПоставленная цель достигается тем,что в устройство для деления чиселбез восстановления остатка, содержащее регистр делителя, выход которого15 подключен к первомувходу преобразователя прямого кода в дополнительный,выход которого подключен к первомувходу сумматора, второй вход которого подключен к выходу регистра дели 20 мого, блок коррекции частного, первыйвход которого соединен с выходомстаршего разряда регистра делимого,а второй вход подключен к выходу старшего разряда регистра делителя и к2 з первому входу блока анализа знаков,выход которого подключен ко входумладшего разряда регистра частного,выход блока коррекции частного соединен .с выходом устройства и с вто 30 рым входом преобразователя прямого Изобретение относится к вычислительной технике и может найти применение в арифметических устройствах.Известно устройство для деления двоичных чисел, содержащее регистр делителя, сумматор, регистр частного, блок анализа знаков, блоки передачи кодов, два элемента И, два элемента ИЛИ, блок выработки корректирующей единицы, соединенные таким образом, что в зависимости от резуль- тата сравнения знаков делителя и сумматора передача делителя из сумматор осуществляется прямым или обратным кодом через блоки передачи ко. - дов и вырабатывается очередная цифра частного 1 .Наиболее близким к предлагаемому является устройство деления чисел без восстановления остатка, содержащее регистр делимого, регистр делителя, регистр частного, сумматор, преобразователь прямого кода в дополнитель-: ньпЗ, блок анализа знаков, блок кор" рекции частного, элементы И, элементы ИЛИ, соединенные таким образом; что в зависимости от результата ана" лиза знаков делимого и делителя передача делителя на сумматор осуществН.И. Новиков, Ю.Г. Нестеренко и В.П. СупруН;:1 .( с" "М" Рр ь,у 1: "а;ЯТаким образом, начиная со второгоцикла в каждом цикле передачей на.сумматор 3 делителя управляет значение цифры частного, полученной в предыдущем цикле,кода в дополнительный, третий входкоторого подключен к выходу младшего,разряда регистра частного, причемвыход каждого разряда сумматора соединен со входом соответствующего разряда регистра делимого со сдвигомвлево на один разряд, а выход старшего разряда сумматор подключен ковторому входу .блока анализа знаков,На чертеже изображена схема пред-.лагаемого устройства.Устройство содержит регистр 1 делителя, преобразователь 2 прямогокода в дополнительный, сумматор 3,регистр 4 делимого, блок 5 анализазнаков, блок б коррекции частного,.регистр 7 частного, выход 8 устройства,Выход регистра 1 делителя подключен к первому входу преобразователя2 прямого кода в дополнительный, выход которого подключен к первому 20входу сумматора 3, второй вход сумматора 2 соединен с выходом регистра4 делимого, вход которого подключенк. выходу сумматора 3 со сдвигом влево на один разряд. Выход старшего раз ряда регистра делителя соединен спервым входом блока 5 анализа знакови с вторым входом блока б коррекциичастного. Выход старшего разряда сумматора 3 подключен ко второму вхоцублока 5 анализа знаков, а выход старшего разряда регистра 4 делимого -к первому входу блока б коррекциичастного. Выход блока 5 анализа знаков соединен со входом младшего разряда регистра 7 частного, выход которого подключен к третьему входу преобразователя 2 прямого кода в дополнительный, а выход блока б коррекции частного - со вторым входом преобразователя 2 кодов и с выходом 8 40устройства.Устройство деления чисел без восстановления остатка работает следующим образом.Перед началом вычисления делимоезаписывается з регистр 4 делимого,,а делитель - в регистр 1 делителя,состояние регистра 7 частного безразличное, блок б коррекции частного записывает в триггер, имеющийсяв его составе, значение результатасравнения знаков делимого и делителяЕсли знаки операндов в исходномсостоянии .равны, то в первом циклевычисления происходит вычитание дели.теля из делимого, если знаки не равны, тов первом цикле вычисления происходит сложение делителя и делимого.на сумматоре 3. Для этого в первомцикле вычисления управленце работойпреобразователя прямого кода в дополнительный осуществляется выходом блока 6 коррекции частного.Таким образом, на входы сумматора3 в первом цикле вычисления поступает делимое в прямом коде, а дели тель - в прямом или дополнительномкоде. В конце первого цикла вычисления по результату анализа знаковделителя и полученной суммы блок 5анализа знаков формирует значениепервой цифры частного, являющейся.знаком частного, которое записывается в младший разряд регистра 7 частного одновременно со сдвигом влевона один разряд . Если знаки делителяи полученной суммы равны, то вмладший разряд регистра 7 частногозаписывается единица, если знакине равны - нуль.В это же время, в момент записиочередной цифры частного, полученная на сумматоре 3 сумма записывается в регистр 4 делимого со сдвигомвлево на один разряд,при этом вмладший разряд регистра 4 делимогозаписывается нуль. Во втором циклезначение продвинутой влево предыдущей суммы иэ регистра 4 делимого подается на вход сумматора 3 в прямомкоде,Управление работой преобразователя прямого кода в дополнительный осуществляется уже не выходом блока 6коррекции частного, а выходом младшего разряда регистра 7 частного, значение которого является результатоманализа знаков делителя и непредвинутой. суммы предыдущего цикла вычисления. Если значение цифры частного,полученной в предыдущем цикле, является единица, то делитель подаетсяна сумматор 3 в дополнительном коде,если цифра частного равна нулю,то на вход сумматора 3 делитель поступает в прямом коде. Получение очередной цифры частного происходит аналогично первому циклу,П р и м е р. Делимое А = 0,011, делитель В = 0,111, дополнительный код делителя Во, = 1,001. бфп А = 0,5 фп В = О, следовательно, в первом цикле на сумматоре из делимого А вычитается делитель В А + ).В 1 доп)Поскольку запись очередной цифры частного в регистр 7 частного происходит в момент сдвига влево, то на этом регистре накапливается результат деления, Количество необходимых циклов определяется разрядностью операндов. Следует отметить, что при делении чисел возможно переполнение разрядной сетки устройстваВ этих случаях истинным результатом операции деления является число, больше единицы, или вообще р,зультат н су- /817706 0,011 1 001 с 0 111 с1, 111 очереднаяцифрачастного во виг 0,101 1,010 сдвиг влев 0011,01 части Формула изобре ществует. Поскольку устройства, оперирующие с числами с фиксированнойзапятой не могут представлять числа,равные 1 или1, то при делении та -ких чисел полученный результат будетневерным. Поэтому для выработкипризнака, указывающего на переполнение разрядки сетки устройства, выход Ьтройство для деления чисел без восстановления остатка, содержащее регистр делителя, выход которого подключен к первому входу преобразователя прямого кода в дополнительный, выход которого подключен к первому входу сумматора, второй вход которого подключен к выходу регистра делимого, блок коррекции частного, пер-, вый вход которого соединен с выходом старшего разряда регистра делимого, а второй вход подключен к выходу старшего разряда регистра делителя и к первому входу блока анализа знаков, выход которого подключен ко входу младшего разряда регистра частного, о т л и ч,а ю щ е е с я .тем, что, с целью упрощения устройстблока 6 коррекции частного соединенс выходом 8 устройства.Предлагаемое устройство делениячисел без восстановления остатка поз.воляет сократить оборудование за 15счет исключения 2 и элементов И ии + 1 элементов ИЛИ, где и - разрядность устройства. 1, 1001,000 -а в сдвиг влево ва, выход блока коррекции частногосоединен с выходом устройства и свторым входом преобразователя пря"мого кода в дополнительный, третийвход которого подключен к выходумладшего разряда регистра частного,причем выход каждого разряда сумматора соединен со входом соответствующего разряда регистра делимого сосдвигом влево на один разряд, авыход старшего разряда сумматора подключен.ко второму входу блока анализа . знаков .Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРР 589 б 11, кл. 6 06 Г 7/39, 1974.2. Авторское свидетельство СССРР 551642, кл, 6 Об Г 7/33, 1977 (про-.,тотип)..817706 Составитель В, КайдановЛембак Техред А.СавкаКорректор М, Шароши Редакто Заказ 146 илиал ППП "Патент", г. Ужгород, ул, Проектная 64 .Тираж 745 НИИПИ Государствен по делам иэобрете 13035, Москва, ЖПодписноеого комитета СССРий и открытийРаушсКая наб., д. 4/5