“матричный накопитель для запоминающего устройств

(22) Заявлено 04,04.74 (21) 2012534/24с присоединением заявки Мв(23) ПриоритетОпубликовано 15.06,76, Бюллетень Мо 2Дата опубликования описания 08.07,76 М. Кл,з С государственный комите ета тАииистров СССРделам изобретений 53) УДК 681.327(088.8 открытий 72) Авторы изобретения А льце 71) Заявител(54) МАТРИЧНЫЙ НАКОПИТЕЛЬ ДЛЯ ЗАПОМИНАЮЩЕГО УСТРОЙСТВИзобретение от и технике.Известны матричные накопители для запоминающего устройства, выполненные на МДП транзисторах с изменяемым пороговым на пряжением. В нем ток считывания протекает через один транзистор, что обуславливает большое быстродействие и независимость тока считывания от состояния транзисторов в столбце. Однако при интегральном исполне нии нельзя полезно использовать площадь между парами соседних столбцов накопителя.Наиболее близким техническим решением к изобретению является матрица накопителя запоминающего устройства на МДП-транзи сторах 1 с изменяемым порогом включения, в каждом столбце которой транзисторы включены последовательно. В этой известной матрице быстродействие и ток считывания обратно пропорциональны числу транзисто ров в столбце. Кроме того, величина тока считывания в ней зависит от порогового напряжения каждого из транзисторов в столбце и поэтому может значительно изменяться в зависимости от записанной информации. 25Целью изобретения является увеличение быстродействия и величины тока считывания, обеспечение независимости величины тока считывания от состояния транзисторов в столбце. В описываемом накопителе это до- ЗО носится к вычислительно П, Нагин и В, В. Поспелов стигается тем, что сток и исток каждой пары последовательно соединенных транзисторов в столбце подключены к разрядной шине соответствующей строки, затворы нечетных транзисторов в столбце подключены к первой числовой шине, четных - ко второй числовой шине соответствующего столбца.На чертеже представлена электрическая схема описываемого накопителя и приняты обозначения: 1 - 16 - МДП-транзисторы с изменяемым пороговым напряжением; 17 - вывод подложки; 18 и 19 - истоки и стоки транзисторов соответственно; 20 и 21 - разрядные шины строк; 22 - 23 - вторые и первые числовые шины столбцов соответственно.Информация записывается в матрицу за два цикла: в первом цикле происходит запись состояния 1 во все транзисторы матрицы, а во втором - избирательная запись состояния О. Запись 1 осуществляется подачей на все числовые шины импульса напряжения определенной полярности, при котором пороговые напряжения всех транзисторов становятся одинаковыми. При этом подложка 17 заземлена. Избирательная запись О осуществляется подачей импульса противоположной полярности на выбранную числовую шину, например первую числовую шину 23 первого столба. При этом вывод подложки 17, невыбранные числовые шины 22, а также разряд, Тюрина Техред Е. Подурушина Корректор Т, Добровольская Рсдакт 723министров СССЙд. 4/5 Изд. М 1430 осударственного комитета по делам изобретений 113035, Москва, )К, Раушисно ТиражСовета открыткая наб аказ 1556 8ЦИИПИ Г ография, пр. Сапунова, 2 ная шина 20, подключенная к истоку выбранного транзистора (например, транзистора 1), - заземлены. Разрядные шины, подключенные к истокам невыбранных нечетных транзисторов (транзистор 3), находятся под таким потенциалом, что напряжение между затвором и каналом этих транзисторов недостаточно для изменения их порогового напряжения; все разрядные шины, подключенные к стокам нечетных транзисторов (транзисторы 1, 3), отключены от внешних цепей, В результате пороговое напряжение изменяется лишь у выбранного транзистора матрицы (транзистор 1).Считывание состояния выбранного транзистора осуществляется подачей на соответствующую числовую шину напряжения, при котором транзистор отпирается в состоянии 1 и не отпирается в состоянии О. При этом в разрядную шину, подключенную к стоку выбранного транзистора, подается напряжение считывания, а величина тока считывания контролируется в разядной шине, подключенной к истоку выбранного транзистора.В случае, если выбранный транзистор находится в состоянии 1 в соответствующей разрядной шине протекает ток, в противном случае тока не будет. Таким образом, в описываемом накопителе ток считывания протекает только через один транзистор столбца, что приводит к повышению быстродействия, увеличению тока 5 считывания и независимости тока считыванияот состояния всех остальных транзисторов столбца, т. е. повышению надежности. 10 Ф о р мул а изобретения Матричный накопитель для запоминающего устройства, содержащий в каждом столбце последовательно соединенные МДП-тран 15 зисторы с изменяемым порогом включения,отл ич а ющий с я тем, что, с целью повышения быстродействия и надежности работыматрицы, в ней сток и исток каждой парытранзисторов в столбце подключены к разряд 20 ной шине, затворы нечетных транзисторов встолбце подключены к первой числовой шине,затворы четных транзисторов в столбце подключены ко второй числовой шине,25 Источник информации, принятый во внимание при экспертизе:1. Авт, св, Мо 441591, М. Кл.2 6 11 С 11/40,1972.