Элемент памяти

525160 Это достигается тем, что элемент содержит третий и четвертый транзисторы, причем база и коллектор третьего транзистораподключены к базе первого транзистора, база и коллектор четвертого транзистора подключены к базе второго транзистора, а эмиттеры третьего и четвертого транзисторов подключены к адресной шине,На чертеже показана принципиальная схемапредлагаемого элемента памяти на биполяр Оных транзисторах.Элемент памяти включает в себя транзистор 1, эмиттер которого подключен кадресной шине 2, база - к первой узловойточке 3, коллектор - ко второй узловой 1 Ьточке 4; второй транзистор 5, эмиттер которого подключен к адреснОЙ шине 2, базаи коллектор - к узповОЙ точке 3; транзистор6, эмиттер кОТОрого подключен к адресной шине 2, база - к узловой точке 4 иколлектор - к узловой точке 3; транзистор7, эмиттер которого подключен к адреснойшине 2, база и коллектор - к узловОЙ точке 4; первый диод 8, подключенный первымэлектродом (анодом) к разрядной шине 9,вторым электродом - к узловой точке 4;диод 10, подключенный первым электродомк разрядной шине 11, а вторым электродомк узловой точке 3; резистор 12, включенный между узловой точкОЙ 4 и шиной питания 13; и резистор 14, включенный междуузлОвОЙ точкой 3 и шиной питания 13. В режиме хранения на адресной и разрядной шинах задаются такие потенциалы, чтобы токи, протекающие через диоды 8 и 10, были пренебрежимо малы, Транзистор 1 идентичен по параметрам транзистору 6, а транзистор 5 - транзистору 7. цля обеспечения двух устойчивых состОяний элемента 4 О необходимо, чтобы коэффициент усиления пары транзисторов 1 и 5(соответственно 6 и 7) был больше единицы, Это условие выполняется, если плошадь эмиттернэгО перехода транзистора 1 превосходит плошадь эмиттер- щ ного перехода транзистора 5 (аналогично для транзисторов 6 и 7), поскольку Отношение коллекторных токов этих транзисторов примерно равно отнОшению плошадей эмиттерных переходов, В этом случае падение 59 напряжения на резисторе 12 будет больше, чем на резисторе 14 (тоанзисторы 1 и 5 открыты), и транзисторы 6 и 7 будут практически закрыты, т. е, через нихбудутпротекать много меньшие токи, Для того, чтобы % предотвратить заметное насыщение транзистора 1 необходимо выбрать коэффициент усиленияпары транзисторов 1 и 5 (6 и 7) таким, чтобы перепад узловых потенциалов в Обоих состояниях составлял 0,15 - 0,3 В. В этому случае инжекция носителей через переходколлектор-база транзистора очень незначительна, и транзистор можно считать ненасыщенным.Для записи информации на адресную шинуподается отрицательный импульс напряжения,а на одну из разрядных шин - положительныйимпульс, чтО приводит к о"гкрываиию соответствующего диода, например, 8, через которыйпротекает ток, величина которого определяется общим для разрядной шины резистором.Для переключения элемента необходимо,чтобы сумма токов, поступающих в узелчерез резистор 12 и диод 8, была больше,чем ток, протекающий через резистор 14,умноженный на коэффициент усиления парытранзисторов,При считывании информации Одновременно с отрицательным адресным импульсомподаются положительные импульсы равнойамплитуды в обе разрядные шины. При этомоткрываются оба диода в элементе памяти.Разность потенциалов разрядных шин будетпримерно равна разности потенциалов узловв элементе, Эта разность может быть легко зафиксирована с помощью дифференциального усилителя.Технический эффект изобретения состоитв значительном повышении быстродействияинтегрального элемента, а также интегральных ЗУ, построенных на его основе. Формула изобретения Элемент памяти, содержащий два транзистора, база первого из которых подключена к коллектору второго транзистора и через резистор - к шине питания, база второго транзистора - к коллектору первого и через резистор - к шине питания, а эмиттеры обоих транзисторов подключены к адресной шине, и два диода, одни из электродов которых подключены к соответствующим разрядным шинам, другие электроды - к базам соответствующих транзисторов, о т л и ч аю ш и й с я тем, что, с целью повышения быстродействия элемента, он содержит третий и четвертый транзисторы, причем база и кол лектор третьего транзистора подключены к базе первого транзистора, база и коллектор четвертого транзистора подключены к базе второго транзистора, а эмиттеры третьего и четвертого транзисторов подключены к адресной шине. Источники информации, принятые во внимание при экспертизе:1. Патент США3537078, кл 340-173, 1 973.Составитель В. ГордоноваРедактор Н. Каменская Техред И. Ковач Корректор И. ГоксичЗаказ 5088/581 Тираж 723 ПодписноеЦНИИИИ Государственного комитета Совета Министров СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д. 4/5Филиал ППП фПатентф, г. Ужгород, ул. Проектная, 4