Динамическая ячейка памяти

ш 1 Я 2492ОПИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВКДЕТЕЛЬСТВУ Союз Советских Сониалистичеоиих Реаоубиии(23) ПриоритетОпубликовано 30.04,76.Дата опубликования оп св 51) Ч. Кл,з С 11 С 11/4 2533 18-24 явкисударотаенный комитет авета Министров СССРо делам изобретенийи открытий 53) УДК 681.327(71) Заявитель МИЧЕСКАЯ ЯЧ ПАМЯТ(54 оИзобретение относится к области вычислительной техники и может быть использовано в производстве интегральных запоминающих устройств.Известна динамическая ячейка памяти, со держащая два биполярных транзистора р - п - р и и - р - и типа, причем р-область гранзистора п - р п типа соединена с первой р-областью транзистора р - и - р типа, а первая п-область транзистора и - р - п ти па - с и-областью транзистора р - и - р типа, которая подключена через токоограничивающий резистор к адресной шине записи,Цель изобретения - повышение надежн сти хранения информации, т. е. создание 15 ячейки памяти со считыванием информации без разрушения.Это достигается тем, что в ячейке памяти вторая п-область транзистора а - р - и типа подключена к адресной шине считывания, а 20 вторая р-область транзистора р - и - р типа - к разрядной шине.Структурная схема ячейки памяти приведена на фиг, 1; временная диаграмма работы ячейки - на фиг, 2. 25Схема включаег в себя адресную шину 1 считывания, адресную шину 2 записи, разрядную шину 3, транзистор 4 и - р - а типа, транзистор 5 р - а - р типа, токоограничивающий резистор 6. 30, 31, СО, С 1 - 30 режимы записи и считывания нуля и единицы соответственно.Работает ячейка памяти следующим образом.Информация в я ейке представляет наличием (состояние О ) пли отсутствием (состояние 1) запира ощего заряда в р-области (базе) транзистора и - р - 1 т типа.Запись 1 в ячсйку памяти обеспечивается подачей на алресную шину 2 записи отрицательного импульса напряжения, достаточного для открывания перехода эмиттер - база - транзистора 5. Инжектированные при этом дырки, достигая перехода коллектор - база транзистора 5 уничтожают заряд на р-базе транзистора 4,Запись О в ячейку осуществляется подачей отрицательного импульса на шину 2 и отрицательного импульса на разрядную шину 3. Если амплитуда отрицательного импульса на разрядной шине 3 больше или равна амплитуде отрицательного импульса на адресной шине 2 записи. то эмиттерный переход транзистора 5 закрыт. После окончания отрицательного импульса записи О на р-базе появляется заряд, определяющий ток считывания в разрядной шине 3,Считывание информации основано на зависимости порога включения ячейки от заряда в р-базе транзисторсв. В состоянии 1, когда512492 Фор мула изобретения Составитель Р. Яворовская едактор И. Грузова Техред Е. Подурушина Корректор Е, Хмеле1 одпис Заказ 1255,16 Изд. Лв 1297 ЦНИИПИ Государственного по делам изоб 113035, Москва, ЖТираж 723митета Совета Министров ССтений и открытийРаушская паб., д. 4,5 ипографня, пр. Сапунова,заряд отсутствует, порог включения мал (1 - 2 в). В состоянии О, когда в р-бее присутствует заряд, порог включения больше (5 - бв).Если отрицательный импульс считывания Еев, подаваемый на адресную шину 1 считывания, больше Епор, и меньше Е,ор, тоРпри,считывании 1 эмиттерный переход транзистора 4 открывается и инжектированные им носители попадают в базу транзистора 5, при этом открыты оба транзистора 4 и 5 и через ячейку протекает большой ток 1 сч. После окончания импульса р-база остается разряженной.При считыван ги О отрицательный импульс на адресной шине 1 считывания не достаточен для открывания эмиттерного перехода транзистора 4. Транзисторы 4 и 5 закрыты, и ток У протекч 1 ощий через ячейку, очень мал и определяется сопротивлением обратно- смещенного р - п перехода транзистора 4. По окончании импульса считывания заряд на рбазе будет таким же., как и до считывания.Таким образом, импульс считывания не изменяет состояния ячейки и может быть использован для периодической регенерации информации, Так как адресные сигналы воздей.ствуют на всю строку, то на предложенной ячейке возможно построение накопителя ЗУ 5 только с числовой однокоординатной организацией. 19 Динамическая ячейка памяти, содержащаядва биполярных транзистора р - и - р и п - р - и типа, причем р-область транзистора п - р - п типа соединена с первой р-областью транзистора р - п - р типа, а первая 15 п-область транзистора п - р - п типа соединена с п-областью транзистора р - п - р типа, которая, подключена через токоорганичивающий резистор к адресной шине записи, отличающаяс 1 тем, что, с целью повышения надежности хранения информации ячейки, в ней вторая п-область транзистора п - р - п типа подключена к адресной шине считывания, а вторач р-область транзистора р - п - р типа - к разрядной шине.