Инжекционный запоминающий элемент

И С НИЕ НИЯ Союз Советских циалистических Республик ВТОРСКОМу С ТЕЛЬСТВу вид-ву ополнительное к авт-" 611 С 1 90438/2 с присоединением заявки Ме Гасударственные комитет Совета Министров СССР ло делам изобретений(22) Заявлено 31.12.74 (21 Изобретение относится к области вычислительной техники и электроники и может быть использовано в интегральных запоминающих устройствах.Известен инжекционный запоминающий элемент, содержащий два транзистора р - п - р типа, эмиттеры которых подключены к адресной шине, два транзистора п - р - п типа с перекрестными связями, два транзистора р - п - р типа, подключенные к информацион ным шинам и обеспечивающие считывание и запись информации.Наиболее близким техническим решением к изобретению является инжекционный запоминающий элемент, содержащий первый и вто рой транзисторы р - п - р типа, эмиттеры которых подключены к адресной шине, первый и второй транзисторы п - р - п типа, база первого из которых соединена с эмиттером второго транзистора п - р - п типа и с коллек тором первого транзистора р - п - р типа, база второго транзистора п - р - п типа - с эмиттером первого транзистора п - р - п типа и с коллектором второго транзистора р - п - р типа, третий и четвертый транзисторы и - р - п 25 типа, Ьаза третьего транзистора п - р - п типа соединена с базой первого транзистора п - р - п типа, эмиттер третьего транзистора п - р - п типа - с первой информационной шиной, база четвертого транзистора п - р - п ти па - базой второго транзистора п - р - п типа, эмиттер четвертого транзистора и - р - и типа - с второй информационной шиной. Коллекторы первого, второго, третьего и четвертого транзисторов п - р - п типа и п-базы первого и второго транзисторов р - п - р типа подключены к опорной шине.Недостатком известного инжекционного запоминающего элемента является большой ток, протекающий в информационных шинах при записи информации, что может вызвать сбой в запоминающих элементах, подключенных к тем же информационным шинам. Кроме того, известный запоминающий элемент не обладает достаточным быстродействием при записи информации из-за малого коэффициента усиления перекрестно-связанных транзисторов, включенных в инверсном режиме.Цель изобретения - повышение надежности инжекционного запоминающего элемента и его быстродействия.Это достигается тем, что инжекционный запоминающий элемент содержит первый и вто рой дополнительные транзисторы п - р - п типа и первый и второй дополнительные транзисторы р - п - р типа. Эмиттер первого дополнительного транзистора р - п - р типа соединен с базой первого дополнительного транзистора п - р - п типа и с эмиттером третьего транзистора п - р - п типа, эмиттер второго60 65 дополнительного транзистора р - и - р типа - с базой второго дополнительного транзистора и - ргг типа и с эциттером четвертого транзистора гг - р - гг типаэмиттер первого дополнительного транзистора и - р - п типа - с коллектором второго дополнительного транзистора р - гг - р типа и с базой первого транзистора гг - р - гг типа, эмиттер второго дополнительного транзистора а - р - п типа - с коллектором первого дополнительного транзистора р - и - р типа и с базой второго транзистора и - р - гг типа. Базы первого и второго дополнительных транзисторов р - и - р типа и коллекторы псрвого и второго дополнительных транзисторов гг - р - п типа подключены к базам псрвого н второго транзисторов,о - гг - р гппа.На чертеже представлена принципиальная электрическая схема предлагаемого инжекционного запоминающего элемента.Запоминающий элемент состоит из транзисторов и - р - гг типа 1 - 6 и р - и - р 7 - 1 О. Все транзисторы имеют общую и-область и могут быть выполнены в одной изолированной области полупроводника п-типа.Эмиттеры р - и - р-транзисторов 7 и 8 соединены с адресной шиной 11, коллекторы - соответственно с базами транзисторов 2 и 1 и с эмиттерами транзисторов 1 и 2, базы транзисторов 3 и 4 - соответственно с базами транзисторов 1 и 2, а эмиттеры их - с информационными шинами 12 и 13. Транзисторы 3 и 4 могут рассматриваться совместно с транзисторами 1 и 2 как многоэмиттерные транзисторы. Базы дополнительных и - р - гг транзисторов 5 и 6 соединены с информационными шинами соответственно 12 и 13, а эмиттеры их - соответственно с базами транзисторов 2 и 1. Эмиттеры дополнительных р - гг - р транзисторов 9 и 10 подключены к базам транзисторов 5 и 6, а коллекторы их - соответственно к базам транзисторов 1 и 2.Общая и-область всех транзисторов соединена с опорной шиной 14.Предлагаемый запоминающий элемент работает следующим образом,В режиме хранения информации ток пз адресной шины 11 через эмиттеры транзисторови 8 попадает в опорную шину 14. Коллекторный ток транзисторов 7 и 8 является базовым током соответственно транзисторов 2 и 1. Благодаря наличию перекрестных связей между транзисторами 1 и 2 и при условии, что инверсный коэффициент усиления этих транзисторов больше 1, в открытом состоянии может находиться только один из них, например транзистор 1, в то время как база транзистора 2 шунтирована низким сопротивлением насыщенного транзистора 1, работающего в инверсном режиме,Так как базы транзисторов 3 и 4 соединены соответственно с базами транзисторов 1 и 2, то транзистор 3 также включен, а транзистор 4 выключен.При считывании информации на адресной 10 15 20 25 30 35 40 45 50 55 шине 11 повышается потенциал и через запоминающий элемент претакет ток, в несколько раз превышающий ток режима хранения. Так как транзистор 3 находится в открытом состоянии, то повышенный потенциал адресной шины 11 передается через него в информационную шину 12. Как только потенциал шины 12 превысит порог срабатывания подключенного к этой шине усилителя считывания (на чертеже не показан), произойдет считывание.Для записи информации на адресной шине 11 необходимо понизить потенциал и одновременно увеличить ток через запоминающий элемент. На одной из информационных шин 12 и 13 в зависимости от записываемой информации, например на шине 13, повышается потенциал до уровня, превышающего потенциал адресной шины 11 на 2 тс,.При этом ток течет из информационной шины 13 через базу транзистора 6 и эмиттер транзистора 10 в опорную шину 14, Этот ток в несколько раз превышает ток, протекающий из адресной шины 11 в опорную шину 14. Протекание тока через транзистор 6 вызывает включение его (транзистор 6 работает в инверсном режиме). Коллекторным током транзистора 6 является коллекторный ток транзистора 8, который поддерживал во включенном состоянии транзистор 1. Величина его существенно меньше базового тока транзистора 6, В результате этого транзистор 6 входит в насыщение и шунтирует базу транзистора 1, вызывая его выключение, а вместе с ним и выключение транзистора 3,Одновременно коллекторный ток транзистора 10, попадая в базу транзистора 2, включает его и вместе с ним транзистор 4, Транзистор 2 входит в насыщение и шунтирует базу транзистора 1. Таким образом, после окончания импульса записи запоминающий элемент оказывается переключенным в другое состояние.Для возвращения запоминающего элемента в прежнее состояние необходимо повысить уровень напряжения на шине 12. Транзисторы 5 и 9 работают аналогично транзисторам 6 и 10, шунтируя базы транзисторов 2 и 4 и задавая ток в базы транзисторов 1 и 3, в результате чего по описанному способу запоминающий элемент возвращается в прежнее состояние,Экспериментальное исследование инжекционного запоминающего элемента в интегральном исполнении было проведено на изготовленных в лабораторных условиях образцах. При протекании тока величиной -1 ма время считывания составило (10 нсек, время записи - (80 нсек. Ф ор м ул а из о бр етен и я Инжекционный запоминающий элемент, содержащий первый и второй транзисторы р - гг - р типа, эмиттеры которых подключены,орректор Л. Орлова Заказ 21315 Изд. М 1670 Тираж 723 Подписное Ц.ИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий 13035, Москва, К, Раушская наб., д. 4/5Типография, пр. Сапунова, 2 к адресной шипе, первый и второй транзисторы п -р- - и пчпа, база первого из которых соедицеца с эмпттсром второго транзистора п - р - п тина и с коллектором первого транзистора р - п - р типа, база второго транзисто ра и - р - п типа соединена с эмиттером первого транзистора п - р - и типа и с коллектором второго транзистора р - п - р типа, третий и четвертый трацзисторы п - р - и типа, причем база третьего транзистора п - р - п типа 10 соединспа с базой первого транзистора и - р - п типа, эмиттер третьего транзистора п - р - п типа соединен с первой информационной шиной, база четвертого транзистора п - р - п типа соединена с базой второго трап зистора п - р - п типа, эмиттер четвертого транзистора п - р - п типа соединен с второй информационной шиной, коллекторы первого, второго, третьего и четвертого транзисторов п - р - п типа и п-базы первого и второго трап зисторов р - п - р типа подключены к опорной шине, отличающийся тем, что, с целью повышения надежности и быстродействия запоминающего элемента, он содержит первый и второй дополнитсльцыс транзисторы гг - р - и типа и первый и второй дополнительные транзисторы р - а - р типа, причем эмиттер первого дополнительного транзистора р - п - р типа соединен с базой первого дополнительного транзистора п - р - п типа и с эмиттером третьего транзистора п - р - гг типа, эмиттер второго дополнительного транзистора р - и - р типа соединен с базой второго дополнительного транзистора п - р - гг типа и с эмиттером четвертого транзистора гг - р - и типа, эмиттер первого дополнительного транзистора п - р - п типа соединен с коллектором второго дополнительного транзистора р - п - р типа и с базой первого транзистора п - р - и тила, эмиттер второго дополнительного транзистора и - р - п типа соединен с коллектором первого дополнительного транзистора р - гг - р типа и с базой второго транзистора и - р - и типа, а базы первого и второго дополнительных транзисторов р - и - р типа и коллекторы первого и второго дополнительных транзисторов и - р - п типа подключены к базам первого ц второго транзпсторов р - п - р типа.