Ячейка памяти

ОПИСАНИЕ ИЗОБРЕТЕН Ия К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ11536527 Союз Советских Социалистических Республик(45) Дата опубликования описания 10.01.77 Совета Министров СССпо делам изобретенийи открытий К 681.327.671) Заявител 4) ЯЧЕЙКА ПАМЯТИ изким коэффициентом сторов с горизонтальячейки является отток, протекающий в читывании информаИзобретение относится к вычислительной технике и предназначено прежде всего для использования в оперативных запоминающих устройствах цифровых вычислительных машин, в частности, имеющих интегральное исполнение.Известна ячейка памяти, содержащая два двухэмиттерных транзисторов и-р-и типа, коллектор первого из которых соединен с базой второго, коллектор второго соединен с базой первого, первые эмиттеры двухэмиттерных транзисторов подключены к соответствующим разрядным шинам, а вторые объединены, коллекторы первого двухэмиттерного первого нагрузочного и второго переключающего и-р-и транзисторов подключены к базе первого переключающего и-р-п транзистора, коллекторы второго двухэмиттерного, второго нагрузочного и первого переключающего транзисторов подключены к базе второго переключающего транзистора, эмиттеры переключающих транзисторов и вторые эмиттеры двухэмиттерных транзисторов подключены к числовой шине; эмиттеры нагрузочных транзисторов подключены к шине питания, а базы нагрузочных транзисторов подключены к шине смещения ЛНедостатком даннойносительно небольшойразрядных шинах при с ции, что обусловлено 1усиления р-п-р транзиной структурой.Известна также ячейка памяти, содержащая два многоэмиттерных и-р-и транзистора,эмиттер первого из которых соединен с базойвторого, а эмиттер второго - с базой первогои два токозадающих р-п-р транзистора, каждый многоэмиттерный транзистор п-р-п типа10 содержит по дополнительному эмиттеру, которые через резистор подключены к шине источника питания, а коллекторы многоэмиттерных транзисторов и-р-и типа подключенык базам транзисторов р-и-р типа, соединенных15 между собой 2. Этой ячейке свойственнонизкое быстродействие в режиме считывания.Наиболее близким к изобретению техническим решением является ячейка памяти, содержащая два и-р-и транзистора, первые20 эмиттеры которых подключены к базе соответствующего и-р-и транзистора, два р-п-ртранзистора, первые эмиттеры которых объединены, вторые эмиттеры подключены к соответствующим разрядным шинам, базы р-и-р25 транзисторов подключены к коллекторам соответствующих и-р-и транзисторов, адресныешины и шину питания 3.Однако этому прототипу свойственно относительно низкое быстродействие при считывании информации сзо ячейками памяти,Цель изобретения - повышение быстро.действия ячейки.Достигается это тем, что ячейка памяти содержит дополнительный и-р-и транзистор, база которого подключена к адресной шине, эмиттер - к шине питания, коллектор - к базам р-и-р транзисторов, вторые эмиттеры и-р-и транзисторов подключены к соответствующим разрядным шинам.На чертеже изображена ячейка памяти. 1 О Ячейка содержит два двухэмиттерных транзистора и-р-и типа 1 и 2, причем первый эмиттер транзистора 1 подключен к базе транзистора 2, а первый эмиттер транзистора 2 - к базе транзистора 1. Один из эмиттеров 15 транзистора 1 соединен сразрядной шиной 3, а один из эмиттеров транзистора 2 - с разрядной шиной 4. Коллектор транзистора 1 связан с базой двухэмиттерного р-и-р транзистора 5, в то время, как коллектор транзистора 2 - с базой двухэмиттерного р - и - р транзистора 6. Базы транзисторов 5 и б соединены между собой.База транзистора 1 соединена с коллекто.ром транзистора 5, а база трачзистора 2 - с 25 псоллектором транзистора 6.Один из эмиттеров транзистора 5 подклю.чен к разрядной шине 3, а один из эмиттеров транзистора б - к разрядной шине 4. Вторые эмиттеры транзисторов 5 и б подключе- ЗО ны к адресной числовой шине 7. К соединенным между собой базам транзисторов 5 и б подключен коллектор и-р-и транзистора 8, бава которого связана с числовой шиной 7, а эмиттер его - с шиной питания (смещения) 9. З 5Ячейка памяти работает в трех режимах;режим хранения; режим записи информации и режим считывания информаптл.В режиме хранения информации прямым смещением напряжения на переходе база - 4 О эмиттер открыт и насыщен транзистор 8, а, следовательно, смещены в прямом направлении переходы эмиттер - база транзисторов 5 и б, и происходит непосредственная инжекция носителей в базы гг-р-гг транзисторов 1 45 и 2.Если один из транзисторов 1 или 2, например транзистор 1, насыщен и инверсный коэффициент усиления по току этих транзисторов В=1, то обратный ток эмиттера насы щенного транзистора 1 переключает на себя ток инжекции в базу транзистора 2, подде -рживая этот транзистор в закрытом состоянии, т. е. в этом случае ячейка хранит информацию. 55В режиме записи информации понижаетсяпотенциал на шине смещения 9, а на одной из разрядных шин 3 или 4, например шины 4, потенциал повышается. Это приводит к появлению тока через второй эмиттер транзисто О ра 6, а, следовательно, и дополнительного тока в базу транзистора 2. Обратный ток эмиттера транзистора 1 в данном случае недостаточен для компенсации тока, инжектируемого в базу транзистора 2. Транзистор 2 входит в насыщение, появляется обратный ток его первого эмиттера, который переключает на себя ток, инжектируемый в базу транзистора 1, вызывая закрывание последнего. При возвращении потенциалов к Ве:ичинам, соответствующим режиму хранения, ячейка переходит в этот режим, изменив свое состояние. В режиме записи информации ток, поступающий во второй эмиттер транзистора 6 из шины 4, может быть на несколько порядков больше тока первых эмиттеров транзисторов 5 и б, что обеспечивает быстрый заряд паразитных емкостей ячейки и, следовательно, высокую скорость ее переключения.В режиме считывания информации повышается потенциал адресной шины 7. Тогда, е:ли транзистор 2 насыщен, ток от адресной шины 7 через первый эмиттер транзистора б течет,в коллектор транзистора 2 и далее через второй эмиттер этого транзистора в разрядную шину 4, заряжая паразитную емкость этой шины. Насыщенное состояние транзистора 2 поддерживается током коллектора транзистора б. Потенциал базы транзистора 1 равен потенциалу первого эмиттера транзистора 2, а, следовательно, и потенциалу разрядной шины 4, так как оба эмиттера насыщенного транзистора 2 смещены в прямом направлении, Поэтому разность потенциалов разрядных шин 3 и 4 при считьгвании будет равна напряжению на смещенном в прямом направлении переходе база - эмиттер - транзистор 1. Этой разностью потенциалов и включается схема угравления ячейками памяти. При этом высокое быстродействие ячейки при считывании информации обеспечивается полным током адресной шины 7, который может быть достаточно большой величины.При снижении потенциала адресной шины 7 ячейка переходит в режим хранения информации, не меняя своего состояния.Таким образом, заявляемая ячейка памяти обладает высоким быстродействием как в режиме записи, так и в режиме считывания информации,Я ейка предназначена для интегрального исполнения и занимает на кристалле площадь меньшую в сравнении с известными ячейками, поакольку она полностью расположена в одной изолированной области,Экспериментальные исследования интегральных образцов ячейки показали, что она обладает высокими рабочими характеристиками,Формула изобретения Ячейка памяти, содержащая два и-р-и транзистора, первые эмиттеры которых подключены к базе соответствующего и-р-и транзистора, два р-и-р транзистора, первые эмиттеры которых объединены, вторые эмиттеры подключены к соответствующим разрядным шинам, базы р-и-р транзисторов подключены к коллекторам соответствующих и-р-и транзисторов, адресные шины и шину питания, о т.536527 Составитель В. ГордоноваТехред Е. Подурушина дактор Корректор В, Гут 1 а каз 1143/173 б ЦНИИПИ Гос Изд, М 323арствепиото комитетао делам изобретенийсква, Ж, Раушска Тирани 723Совета Министров СССоткрытийнаб., д. 4/б пнсное Тип, Харьк. фил. пред, Патен личающаяся тем, что, с целью повышения быстродействия ячейки, она содержит дополнительный и-р-и транзистор, база которого подключена к адресной шине, эмиттер - к шине питания, коллектор - к базам р-и-р транзистороввторые эмиттеры и-р-и транзисторов подключены к соответствующим разрядным шинам. Источники информации, принятые во внимание при экспертизе:1. Авт. св. СССР444244, М, Кл. С 11 С11/40, опубл. 1973,г.5 2. Авт. св. СССР,444245, М, Кл. С 11 С11/40, опубл, 1973 г.3. 1 ЕЕЕ 1855 СС РЫеэ 1 Тес 11 п. рар. 1973 г,РеЬ. р. 5 б.