Запоминающее устройство

(45) Дата опубликования описания,07 11 еудерстеевнце вемнт овета Мееетрее СС 0 ве делам взебретенийк открытей 53) УДК 628,327,672) Авторы изобретен кий и) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО Изобре тение относи аительной техники.Наиболее близким т , является запоминвтоще ,жащее элементы нами дешифратор к соответс ,вого и второго регистр торых подключены к х цьгй переклточатель, элементгер, причем входы третьеггистров адреса соединеньодами первого регистрарез схему сравнения пощему входу двухквнвльнля другие входь 1 которогоценно, в другой - через к области вычи задержки и и четвертогт с одноименн. ли дреса, а выходы дключены к упрввго переключаодин непосредлемент задержки,им решением ретво, содер- вхюченньте через 5 чевыходам пер- ляюа, входы ко- тешина м, шину ст ехническ е устройс ти, подкл твующим в адресовьтм ешифрвции,теля подсоеифраторв,етвертогоподключены разрешения дешифрации и шину запуска. 1 с оединеныНедостатком запоминающего устройства 10 выход дв является невысокое быстродействие, что свя;динен к у :зано с задержкой Г между моментами пода- управляю .чи на первые и вторые адресные шины поду- регистров проводниковых элементов памяти соответ- к шине запи ственно старших разрядов кола адреса и Ысигнала выборки. Задержками характерна дляполупроводниковых элементов памяти и обусловлена большим временем расшифровки адреса внутри полупроводниковых элементов,памяти.Белью изобретения является повышениебыстродействия устройства,Поставленная пель поста"вется тем, чтоустройство содержит третий и четвертый регистрьт адреса, схему сравнения, двухквнвль с шиной разрешения д ухканального переключв правляющему входу деш щие входы третьего и ч адреса через триггерНа чертеже приведена блок-схема ствв,Устройство с одержит полунроводни элементы 1 памяти, первый регистр 20 реса, дешиФратор 3, второй регистр реса, кодовые шины 5 адреса, шин решения дешифрации, шину 7 запуска регистр 8, схему 9 сравнения, двухка 1 ньгй:,переключатель 10, элемент 11 25 ки, триггер 12, четвертый регистр 1ЭУстро Раойство ра ает слработ ет следующим образам. тов памяти 1 уже расшиФрован в предыдущем,По кодовым шинам 5 адРеса поступает Роб ащении),причем и первый Ре Поскольку при оаботе в составе ЭВМ иполный код адреса, причемгисчт 2 адреса заносятсяосятся старшие разряды в раде других применений для запоминающевторой регистр 4 адреса Ь го устройства характерным является нослеода адреса, а во второ резаносятся младшие ра - ,яРа - яды кода адреса. Од- довательная смена адресов, что соответствуэряды кода адреса ет изменению старших РазРЯдов кода адРесаиовременно старшие разряеые входы регистров через 2 обращений к звпоминаюшемуустройпос гупают на одноименные,9 и 13. мпу фстоу ( к-разрядность второто Регис а аресаК то в 2 обращениях старшие раэряребрасывает; ебра; его и логическое состояние, ды предыдутдего и текущего кодов будутпротив ополоожЯое тому в котором триггер совпадать и, следовательно, сигнал выборки12 находился до прихода импульса запуска 6 удет йоступать на вторые адресные шины йодхз эаВИЮЯМ9 ости от состояния триггера 12,пупроводниковых элементов памяти на вре 16. выбирается один изя один из регистров 8 или 13, в 1 мя 7 раньше, чем в известном устройстве.2 +1кот ый в данный момент времени заносят Только в одном обрашешщ) старся старшие разряды кода адресаПри этом шие разряды предыдущего и текущего коопстояиие одного из регистров 8 или 13 не дов адреса будут различаться и, следоваЯЭМ 6Меняется и на нем сохраняются старшие тельно, сигнал выборки будет поступать наЮедыдушего кода адреса, Состоя- вторые адресные шинь 1 полупроводникоиие регистров 8 и 13, т,е, старшие разря- элементов памяти незадержанным, т.е, такы е пущего и текущего кодов адреса, же, как в известном устройстве.с авнивается схемой сравнения 9, Реэуль Так как задержка, например, дляРи МОП-титат сра не.в рия поступает на управляющийзлупроводниковых элементов памяти Мв 1 200вход двухканального переключателя 10, на паможет достигать величины, равныхугие два входа которого по шине 6 раз- - 400 нсек, при времени цикла обращениярешения дешифрации поступает сигнал разполупроводниковых элементов памяти 7иф ции При этом на один иэ - 900 нсек то изобретение позволяет совходовдвухканального переключателя 10 кратить время цикла обращении запоминаюсютиал разреазрешения поступает непосредствен- щего устройстваа также время выборкиа 30-50 %.Но а на другой . Через элемент задержки 11, информации примерно нана которомм ои задерживается на время 7 .Таким образом, изобретение позволяетВ осги от результата сравнения сос- существенно повысить быстродействие заВ эависимосги от резтояния регистров 8 и 13, т.е, от несовпаде- поминаюшего устройствв.ния или совпадения старших Разрядов кода ф о р м у л а и з о б р е т е н и яа еса ч ез двухканальный переключ аадреса, ер двухкЗапоминающее устройство, содержа.чеетель 1 О на управляющий вход дешифраторжанный элементы памяти, подключенные чьиз дера Э поступает соотве гствеиио задержанныеэадержаиный шифратор к соответствующим выходам перна элементе задержки 11 или неэадержаиныетствен. вого и втоРого Регистров адРеса, входы косигнал разрешения дешифрации, ответствен.торых подключены к кодовым шинам, шинуно на элементы памяти 1 с выходов дешиф 3 будет поступать задержанны илитуп за жанный или Разрешения дешнФрапии и шину запуска, о тра%ОРИ удл и ч а и ш е е с я тем, что, с целью понезадержанный относительно момента поступления ста ших аз ядов кода адреса сигнаа адреса сигнал вышения быстродействии устройства, оно соления ст р р рдержит третий и четвертый регистры адревыбо ки элементов памяти 1.,выборкса, схему сравнении, двухканальный переПри несовпадении старших разрядов пре- ключатель, элемент задержки и триггер, прин тек щего кодов адреса на вто- чем входы третьего и четвертого регистроврьа адресные шины элеьины элементов памяти 1 по- адреса соединены с одноименными входамиЬФдеется задер жаниый сигнал выборки т.е, 1 первого регистра адреса, а выходы через) Ф Ътакже, как и в известном устройстве. При схему сравнения подключены к управляюшесовпадении же старших разрядов предыдуше- му входу двухканального переключателя,го я текущего кодов адреса на вторые м- другие входы которого осин непосредственресные входы элементов памяти подается ио, а другой - через элемент задержки соесигнал вы орки на вреь раб на время С раньше чем в дииеиы с шиной разрешении дешифрации, выизвестном устро стве,ойстве поскольку не ъъебуе ход двухканального переключателя подсоеся время на расшифровку адреса внутри еле- динен к управляющему входу дешифрвторв, аментов памяти 1 старшие разряды кода управляющие входы третьего и четвертогоадреса хранятся яа первом регистре апре-)регистров адреса черезтриттер подключеныса, и, слецоватсльпо, адрес внутри элемен- к шине записи.Составитель В. Гардоновайч Текред А. Демьянова ак Подлисноета Министррытийа, 4/5 СС.,1 ИИПИ Государственного комитета Сов но делам изобретений и отк 13035, Москва, Ж, Раушская наб