Интегральное запоминающее устройство

ц 523455 Сова Советских Социалистических Республик(23) ПриоритетОпубликовано 30,07.76. Бюллетень28Дата опубликования описания 03.12.76 51) М. Кл.2 б 11 С 11/40 Государственный комит света Министров СССРо делам изобретенийи открытий 681.327,66 (088.8)(53 Авторыизобретени ев, А, П. Нагин и Ю. Р. Черныш 71) Заявител О ЯСТВО ОМИНАЮ 4) ИНТЕГРАЛЬН Изобретение относится к области вычислительной техники и может быть использованов запоминающих устройствах цифровых вычислительных машин,Известно интегральное запоминающее устройство (ЗУ), содержащее накопитель, ячейки памяти которого содержат МДП-транзисторы с изменяемым порогом включения, идешифраторы 1, Известное устройство имеетнизкое быстродействие и требует высоких входных уровней напряжения при записи информации.Наиболее близким к изобретению является интегральное запоминающее устройство,содержащее матричный накопитель, каждая 15ячейка памяти которого содержит последовательно включенные МДП-транзистор с изменяемым порогом включения и вентильныйМДП-транзистор, затворы вентильных МДПтранзисторов каждой строки подключены к 20соответствующим выходам дешифраторастрок, истоки вентильных МДП-транзисторов -к выходной шине через МДП-транзисторы выборки, затворы которых подсоединены к соответствующим выходам дешифратора столбцов, 25затворы МДП-транзисторов с изменяемым порогом включения - к управляющей шине, шину питания и шину нулевого потенциала 21.Недостатками этого устройства являютсянизкое быстродействие при считывании из-за 30 малой крутизны нагрузочного транзистора и повышенная мощность рассеяния при записи вследствие статического характера работы ячеек памяти при записи.Цель изобретения - повышение быстродействия и уменьшение рассеиваемой мощности интегрального запоминающего устройства.Для этого устройство содержит дополнительну.ю управляющую шину, а каждая ячейка памяти дополнительный вентильный МДП-транзистор и емкостный элемент, стоки МДП-транзисторов с изменяемым порогом включения через дополнительные вентильные МДП-транзисторы, затворы которых подключены к управляющей шине, к,шине питания и одному из электродов емкостного элемента, другой электрод которого подсоединен к шине нулевого потенциала.На чертеже представлена схема устройства, Запоминающее устройство содержит матричный накопитель 1, дешифратор 2 строк, дешифратор 3 столбцов, МДП-транзисторы 4 выборки, ячейки 5 памяти, МДП-транзисторы 6 с изменяемым порогом включения, вентиль. ные МДП-транзисторы 7, дополнительные вентильные МДП-транзисторы 8, емкостные элементы 9, шину 10 нулевого потенциала, шину 11 питания, дополнительную управляющую шину 12, управляющую шину 13 и выходную шину 14.3Запись информации в запоминающее устройство проводится за два цикла. В первом цикле осуществляется стирание информации, хранимой в ячейках 5 памяти. Для этого на шину 11 питания, дополнительную управляющую шину 12 и выходную шину 14 подается нулевой потенциал, а на управляющую шину 13 - высокий потенциал.В результате пороги всех МДП-транзисторов 6 с изменяемым порогом включения становятся высокими.Во втором цикле напряжение подается на шину 11 питания и дополнительную управляощую шину 12, а на выходную шину 14 поступает нулевой потенциал, При этом дополнительные вентильные МДП-транзисторы открываются и емкостные элементы 9 заряжаются до уровня напряжения на шину питания. После заряда емкостных элементов 9 напряжение подается на управляющую шину 13. В выбранной с помощью дешифратора 2 строк и дешифратора 3 столбцов ячейке памяти вентильный МДП-транзистор 7 открывается, и емкостный элемент 9 разряжается, при этом в МДП-транзисторе 6 с изменяемым порогом включения порог включения уменьшается.При считывании на шину 11 питания, управляющую шину 13, дополнительную управляющую шину 12 подаются напряжения через ячейку памяти, выбранную с помощью дешифратора 2 строк и дешифратора 3 столбцов, ток протекает в выходную шину 14, если порог включения этой ячейки низок; в противном случае ток в выходной шине отсутствует.Таким образом, величина тока в выходной шине 14 соответствует информации, хранимой в выбранной ячейке памяти.Предложенное интегральное запоминающее устройство выгодно отличается от прототипа тем, что в цепи считывания нет нагрузочных транзисторов и в режиме записи ячейки памяти работают в динамическом режиме. В результате этого увеличивается быстродействие при считывании и снижается рассеиваемая мощность при записи,Формула изобретенияИнтегральное запоминающее устройство,содержащее матричный накопитель, каждая 10 ячейка памяти которого содержит последовательно включенные МДП-транзистор с изменяемым порогом включения и вентильный МДП-транзистор, затворы вентильных МДП- транзисторов каждой строки подключены к 15 соответствующим выходам дешифраторастрок, истоки вентильных МДП-транзисторов подключены к выходной шине через МДП- транзисторы выборки, затворы которых подключены к соответствующим выходам дешиф ратора столбцов, затворы МДП-транзисторов сизменяемым порогом включения подключены к управляющей шине, шину питания и шину нулевого потенциала, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия и 25 уменьшения рассеиваемой мощности, устройство содержит дополнительную управляющую шину, а каждая ячейка памяти - дополнительный вентильный МДП-транзистор и емкостный элемент, причем стоки МДП-транзисто ров с изменяемым порогом включения черездополнительные вентильные МДП-транзисторы, затворы которых подключены к управляющей шине, шине питания и одному из электродов емкостного элемента, другой элек трод которого подключен к шине нулевого потец ци ал а.Источники информации, принятые во внимание при экспертизе:40 1. Патент США3744036, кл. 340 - 173,1973.2. Авт. св.458036, 6 11 С 11/40, 19.07,73,орректор О. Тюрина зова ктор Изд,1545 Тираж 723 И Государственного комитета Совета Министров СС по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5