Тенк

Номер патента: 1607013

Опубликовано: 15.11.1990

Автор: Тенк

МПК: G11C 7/00, G11C 8/12

Метки: адресный, формирователь

...или значительнониже напряжения питания. При этомнизкое пороговое напряжение можетиметь транзистор 3, либо транзистор4, либо транзисторы Зи 4 одновремен-но, что соответствует состояниям элемента 1 памяти "Лог.1", "Лог.О" либобезразличному состоянию. В последнемслучае сигнал на выходе 6, разрешающий обращение к ПЗУ, будет вырабатываться при любом коде адреса на,входе5 данного элемента 1 памяти.Если пороговое напряжение транзистора 3 ниже напряжения питания, то его сток и подключенный к стоку вход блока 2 находятся в состоянии "Лог,О", а сток транзистора 8 - в состоянии с ИЛог.1 , если пороговое напряжение соответствующего транзистора 4 превышает напряжение питания. Если пороговые напряжения и транзистора 3, и транзистора 4 данного элемента...

Номер патента: 1594603

Опубликовано: 23.09.1990

Автор: Тенк

МПК: G11C 11/40

Метки: запоминающее, постоянное

...на входах ЗУ один из пары выходов каждого адресного формирователя разряжается. Квыходам одного из адресных формиро" вателей 7 подключен элемент И-НЕ 17. На входы третьего элемента И-НЕ 24 поступают сигналы с выходов элементов И-НЕ 17 и 23. через первый инвертор 26. На выходе элемента И-НЕ 24 вырабатывается второй стробирующий сигнал (шина 11). Этот сигнал активи". зирует первый дешифратор 3 путем подключения истоков транзисторов 5 к пине 31 нулевого потенциала, Тем самым создаются условия для разряда невыбранных шин 14 строк через первый дешифратор 3. На входы элемента ИЛИ-НЕ 25 поступают сигналы с выходов элемента 23 и блока 18 разрядных ключей, который содержит эталонную шину 14 и элемент дешифратора (транзисторы 5 и и 6), Элемент...

Номер патента: 1429167

Опубликовано: 07.10.1988

Авторы: Брагин, Тенк

МПК: G11C 11/40

Метки: запоминающее, оперативное

...шину матричного накопителя 1 и 55вход элемента 3 задержки, а такжеодин из входов 16 второй группы. Врежиме считывания одна из разрядных шин 14 в каждом столбце матричногонакопителя 1 разряжается через соответствующий элемент 13 памяти накопителя 1, а разрядная шина 14 элемента3 задержки разряжается через один изтранзисторов 21, соединенный с возбуждаемым адресным входом 15 накопителя 1. Разряд шины 14 элемента 3 задержки (время заряда регулируетсяпараметрами транзисторов 21) происходит значительно быстрее разряда шин14 накопителя 1. По окончании разряда шины 14 элемента 3 задержки одновибратор 4 вырабатывает управляющийсигнал, запирающий транзисторы ключевых элементов 6 и 7. Транзистортретьего ключевого элемента 12 такжезапирается...

Номер патента: 1295446

Опубликовано: 07.03.1987

Авторы: Брагин, Тенк, Ткаченко

МПК: G11C 11/00

Метки: запоминающее, оперативное, полупроводниковое

...разряда, формируется на выходе элемента ИЛИ 23, на выходы которого подаются сигналы "Разрешение записи" с входа 8 и "Разрешение повторной записи" с выхода второго элемента 21 задержки через элемент И 22,В режиме считывания дешифратор 3, как и в режиме записи, возбуждает одну из адресных шин, отпирая адресные транзисторы в соответствующих ячейках 1 памяти и ячейке 2 памяти контрольного разряда. Считываемая из ячеек 1 памяти информация через соответствующие усилители 24 считывания поступает на входы элементов 15, на управляющие входы которых из ячейки 2 памяти контрольного разряда через усилитель 25 считывания контрольного разряда и формирователь 14 контрольного разряда поступает сигнал, который при наличии в слове дефектной ячейки...

Номер патента: 1293760

Опубликовано: 28.02.1987

Автор: Тенк

МПК: G11C 11/40

Метки: запоминающее

...формируется на выходе элемента ИЛИ 12.В режиме считывания информация с элементов 1 памяти поступает на входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй 8 группы, на вторые входы которых из элемента 2 памяти поступает сигнал, который при наличии в слове дефектного элемента 1 памяти инвертирует считанную информацию и тем самым исправляет сигнал с дефектного 5 10 15 20 25 Зо 35 40 45 50 55 элемента 1 памяти, так как он не инвертируется при записи из-за неисправности элемента 1 памяти. При наличии в элементе 1 памяти дефекта, приводящего к замыканию адресного входа элемента 1 памяти на шину нулевого потенциала или подложку, выходит из строя только один элемент 1 памяти. Остальные элементы 1 и 2 памяти, подключенные к данной словарной шине 13,...

Номер патента: 1283854

Опубликовано: 15.01.1987

Автор: Тенк

МПК: G11C 11/40

Метки: запоминающее, оперативное

...от внешнего источника, а стоки транзисторов триггера12 соединены через транзистор 11, от-Окрытый сигналом по входу 10, и разряжены до напряжения, близкого к пороговому.При обращении к устройству возбуждаются одна из адресных шин 2 и один 5из входов 9. Далее в режиме считывания одна из разрядных шин 3 в каждомстолбце матрицы разряжается черезсоответствующую ячейку 1 памяти, а разрядная шина 3 блока 6 ключей разряжается через один из ключей, соединенныи с возбужденной адресной шиной 2. Разряд шины 3 блока 6 (времяразряда регулируется параметрами ключей блока 6) происходит значительнобыстрее разряда шин 3 накопителя.По окончании разряда шина 3 блока 6формирователь 7 импульсов вырабатывает короткий управляющий сигнал, отпирающий...

Номер патента: 1275545

Опубликовано: 07.12.1986

Автор: Тенк

МПК: G11C 11/40

Метки: памяти, ячейка

...7 импульсного питания, шину 8 постоянного питания, паразитный конденсатор 9.Ячейка памяти работает следующим образом.В режиме записи сигнал по адресному входу 6 открывает адресный транзистор 3 и информация с информационного входа-выхода 5 через транзисторы 3 и 2 поступает на накопительный конденсатор 4. В режиме считывания адресный сигнал по входу б открывает адресный транзистор 3. Импульс напряжения на шине 7, складываясь с напряжением на конденсаторе 4, поступает на затвор транзистора 1 и отпирает его, вследствие чего шина 8 постоянного напряжения через открытые транзисторы 1 и 3 подключается к входу-выходу 5. В режиме реге 75545 2нерации адресный транзистор 3 закрыт. В момент действия импульса напряжения на шине 7 информация,...

Номер патента: 1274001

Опубликовано: 30.11.1986

Авторы: Берг, Габсалямов, Лашевский, Тенк, Шейдин

МПК: G11C 11/40

Метки: внутренней, памяти, регенерацией, ячейка

...сигнал, открывающий транзистор 1. При хранении информации единичного уровня на конденсаторе 4 транзистор 3 открыт и высокое напряжение импульса на шине 5 открьвает транзистор 2. При хранении информации нулевого уровня на конденсаторе 4 транзистор 3 закрыт и не допускает открывания транзистора 2. Шина б через открытые транзисторы 1 и 2 подсоединяется ко входу 7. В режиме записи сигнал по адресному входу 8 открывает транзистор 1, Конденсатор 4 заряжаетсячерез входячейки памяти и открывает транзистор 1, Низкое импульсное напряжение на шине 5 закрывает транзистор 2. В следующем такте на вход 7 поступает зйписьваемая информация, которая при записи информации нулевого уровня разряжает конденсатор 4.В следующем такте закрьвается транзистор...

Номер патента: 1269209

Опубликовано: 07.11.1986

Автор: Тенк

МПК: G11C 11/40

Метки: запоминающее

...потенциал, а на входах 7 в 9низкий, происходит предварительный заряд выходов адресных усилителей через транзисторы 10, шин 28 строк -- через транзисторы 15 дешифратора 2 строк и емкостей 30 связичерез транзисторы 15 дешифратора 2 и ключ 27.11 осле поступления кода адреса на затворы ключевых транзисторов2 адресных усилителей устанавл ивается высокий потенциал на управляющем входе 7, отпираются соответствующие ключи 5, истоки которых соединены с шиной 6 нулевого потенциала, и разряжаются соответствующие выходы адресных усилителей 1. Одновременно с началом работы адресных усилителей 1 нрскран.еСгся 11 рсдзе)ря,1 нин 28 с 1 рк нако 1 ите.1 заканчивается и Зну.1 ьс и;.,зоде 13 д нифратора 2) емкостей 30 связи. Сигнал ( управляющего входа 7...

Номер патента: 1210218

Опубликовано: 07.02.1986

Авторы: Кильметов, Краснопольский, Лашевский, Механцев, Тенк, Хорин

МПК: H03K 17/62

Метки: коммутатор, матричный

...шины синхронизации, вертикальные 21 и горизонтальные 22 входные шины, М резисторов 23. В каждой точке пересечения вертикальной 7 и горизонтальной 6 информационных шин расположен запоминающий элемент 1, выход которого соединен с входом ключевого элемента 2, включенного между соответствующими вертикальной 7 и горизонтальной 6 информационными шинами. Каждый из М резисторов 23 соединен первым выводом с шиной ис точника питания, а вторым выводомс соответствующими входом элемента ИЛИ-НЕ 9 выходного устройства 8, Ю-входом первого Э -триггера. 10 и вертикальной шиной 7.Другой вход элемента ИЛИ.-НЕ 9 соединен с шиной 13 управления, а выход - с 1 -входом второго 3 -триггера 11, выход которого соединен с соответствующей выходной шиной 12. Выход...

Номер патента: 1109804

Опубликовано: 23.08.1984

Автор: Тенк

МПК: G11C 11/40

Метки: запоминающее

...к устройству разрядные шины 3, а такжеузел истоков ключевых транзисторовв триггере 5 заряжают от внешнего источника. При обращении к устройству возбуждается одна из адресных шин 2 и один из управляющих входов 9 . Далеко в режиме считыванияодна иэ разрядных шин 3 в каждомстолбце матрицы накопителя разряжает"ся через соответствующую ячейку 1памяти, а разрядная шина блока 6 ключей разряжается через один из ключей,соединенный с возбужденной адреснойшиной 2. Разряд шины 3 блока 6 (вре"мя разряда регулируется параметрамиключей блока 6) происходит значительно быстрее разряда шин 3 накопителя.По окончании разряда шины 3 блока 6формирователь 7 импульсов вырабатывает управляющий сигнал, инициирующийработу триггера 5, который, подключившись...

Номер патента: 1008791

Опубликовано: 30.03.1983

Автор: Тенк

МПК: G11C 11/40

Метки: запоминающее, полупроводниковое

...12 со стоками ключевых транзисторов 7, затворами и истоками нагрузочных транзисторов 8 соответствующих адресных усилителей 6, стоки нагрузочных транзисторов 5 и 8с дешифраторов 3 и адресных усилителей 6 подключены к источниху 27 постоянного питания, Два входе блока элементов И 16 подключены к выходам одного из адресных усилителей 6, а выход - к первому входу первого формирователя 21 управляющих сигналов. Блок 17 разрядных ключей содержит блох элементов ИИЛИНЕ (транзисторы 4 и 5) и шину 13 строки с максимально возможным в накопителе числом подключенных к ней затворов транзисторов 2, стоки которых соедине3 3.0087ны с соответствующими шинами 14 столбцов, а истоки - с истоками транзисторов2 накопителя 1, Два входа блока ИЛИНЕ подключены к...

Номер патента: 987679

Опубликовано: 07.01.1983

Автор: Тенк

МПК: G11C 11/40

Метки: запоминающее, полупроводниковое

...транзисторы 13, истоки которыхобъединены, затворы объединены иявляются входами дешифратора, стокисоединены с истоками нагрузочныхтранзисторов 14, стоки которых подключены к шине питания, а затворы 15являются соответствующими управляющими шинами,55Устройство работает следующим образом.В промежуток. времени, когда наинверсных выходах 12 и 15,источниковимпульсного напряжения действует вы Осокий потенциал, а на пряьнх 6-8 -.низкий, происходит предварительныйзаряд адресных шин накопителя черезнагрузочные транзисторы 14 и 9 свстроенным каналом до полного напря-,жения источника постоянного питания.После подачи кода адреса на затворыключевых транзисторов 11 адресныхусилителей устанавливается высокийпотенциал на прямом выходе 6...

Номер патента: 879651

Опубликовано: 07.11.1981

Автор: Тенк

МПК: G11C 11/34

Метки: запоминающее, полупроводниковое

...невыбранных числовых шин 7 накопителя 5 через открытые транзисторы 2.Работа устройства состоит из двух этаповНа первом этапе (подготовительном) транзистор 4 закрыт, а транзисторы заряда шин 3 открыты. В течение первого этапа устанавливается код адреса на затворах транзисторов 2. На втором этапе(при Йктивной работе дешиф 79651 4ратора) открывается транзистор 4. Таккак лишь в одной из групп 2 транзисторов все транзисторы закрыты, то всечисловые шины 7, кроме одной разряжа)ются через соответствуюшие транзисторы 2 и транзистор 4, Заряд остается только на одной выбранной числовойшине 7.Введенный в устройство управляю щий транзистор 4 не ограничен в размерах шагом накопителя 5 и имеет лишьодну связь с шиной, объединяющей истоки ключевых...

Номер патента: 868831

Опубликовано: 30.09.1981

Автор: Тенк

МПК: G11C 11/00

Метки: запоминающее, оперативное

...соединен с соответствующей числовой шиной соответствующего столбца, а адресные входы усилителей подключены к соответствующим выходам второго дешифратора.На чертеже изображено оперативное запоминающее устройство.Устройство содержит ячейки 1 памяти; первый дешифратор 2, второй дешифратор 3, блок 4 записи, блок 5 считываний, блоки 6 управления, усилители 7; числовую шину 8, В оперативном запоминающем устройстве выходы первого 45 дешифратора 2 соединены с адресными . входамн соответствующих ячеекпамяти информационные входы-выходы кото)рых соединены с входами-выходами соот. ветствующих блоков управления 6, пер вые входы которых соединены с выходами второго дешифратора 3, вторые входы соединены с выходом блока 4 записи, а выходы " с...

Номер патента: 533988

Опубликовано: 30.10.1976

Автор: Тенк

МПК: G11C 11/40

Метки: мдп-транзисторах, памяти, ячейка

...нуль), то тактовый импульс Ф, не проходит через запертый запоминающий транзистор 1. В итоге не происходит подзаряда конденсатора 2.Р е ж и м з а п и с и, Адресный импульс на шине 9 отпирает адресный транзистор 5 одновременно с поступлением тактового импульса Ф на шину б импульсного питания. Через открытые транзисторы 5 и 4 обкладка конденсатора 2, соединенная с затвором запоминающе. го транзистора, подключается к числовой шине 10. Если записывается логическая единица, то цепь заряда конденсатора 2 замыкается через открытый запоминающий транзистор 1. При записи нуля заряда конденсатора 2 не происходит либо он разряжается через транзисторы 5, 4 и 1, если ранее был заряжен.Режим считыв апня. Числовая шина 10 предварительно разряжается,...

Номер патента: 377866

Опубликовано: 01.01.1973

Авторы: Твеленев, Тенк

МПК: G11C 5/12

Метки: запоминающего, разрядной, схема, устройства, цепи

...включенных в двасмежных плеча мостовой схемы, усилитель считывания, включенный в даонал моста, токозадающие резисторы, включенные в два других плеча моста, отлачаюсцаяся тем, что, 25 с целью уменьшения величины коммутируемого тока записи, в каждое из плеч моста, образованных токозадающими резисторами, включен формирователь тока записи последовательно с токозадающим резистором, 30 Изобретение относится к выйислительйой технике.Известны схемы разрядной цепи запоминающего устройства (ЗУ), построенные по мостовой схеме, двумя плечами которой являются половины разрядной обмотки, а другими двумя плечами - токозадающие со. противления. В одну диагональ такой мостовой схемы включен усилитель считывания, а в другую - формирователь...