Ячейка памяти

(1) 494767 Союз Советских Социалистических Республик(22) Заявлено присоединением заявкиГасударственные комите Совета Министров СССР.75. Бюллетень делам изобретении и открытий ата опубликования описания 19.02,7 2) Авторы изобретения А, Аракчеева, В, М. Мамута, В, В. Прушинский, Ю, Т. Федоров и А. Г. Филиппов, Удов аявитель 54) ЯЧЕЙКА ПАМЯТ овышение прощение Изобретение относится к области вычислительной техники и предназначено для использования в ОЗУ ЦВМ, в частности, имеющих интегральное исполнение.Известны запоминающие ячейки, содержащие биполярные инжекционные транзисторы. транзисторы хранения, числовые и разрядные шины.Недостатком известной ячейки является малая величина тока при считывании информации. Это объясняется тем, что в ячейке при считывании н записи происходят одни и те же процессы, и при увеличении тока при считывании возможно разрушение информации, Малый ток считывания обусловливает невысокое быстродействие ячейки и сложность устройств считывания информации.Целью изобретения является пбыстродействия ячейки памяти и усхем управления.Эта цель достигается введением дополнительного инжектирующего п - р - и транзистора и переключающего диода. При этом база инжектирующего п - р - и транзистора соединена с числовой шиной, эмиттер - с шиной смещения и через переключающий диод с об ьедин коллекторами транзисторов хранения, к которым подключен также коллектор п - р - и инжектирующего транзистора. На чертеже дана схема устройства.Ячейка памяти состоит из инжектирующпхр - п - р транзисторов 1 и 2, двухэмиттерных п - р - п транзисторов 3 и 4, и - р - и ин жектирующего транзистора 5, переключающего диода б, шины смещения 7, числовой шины 8 и разрядных шин 9 и 10. Эмиттеры транзисторов 1 и 2 подключены к числовой шине 8, к которой также подключена база транзисто ра 5. Базы транзисторов 1 и 2 соединены между собой и с коллекторами транзисторов 3 и 4.Коллектор транзистора 1 связан с базой транзистора 3 и с первым эмиттером транзистора 4, а коллектор транзистора 2 - с базой трап зистора 4 и с первым эмиттером транзистора3, Вторые эмиттеры транзисторов 3 и 4 подключены к разрядным шинам 9 и 10 соответственно. Эмиттер транзистора 5 соединен с шиной смещения 7 и через диод б с объеди ненными коллекторами транзисторов 3 и 4.Коллектор транзистора 5 также соединен с объединенными коллекторами транзисторов 3 и 4.Ячейка памяти работает в трех режимах: 25 режиме хранения информации, режиме считывания информации и режиме записи пнформаВ режиме хранения информации с помощьюпотенциалов шпн 7 и 8 устанавливается ток 0 хранения, протекающий через переход транзи, Яворовская тор Л, Утехина Корректор Т. Фисенко хред амышникова аказ 196/14 Изд, Мо 129 ИПИ Государственного ко по делам изобре 113035, Москва, Ж, Тираж 648 итета Совета Мин ений и открытий Раушская наб., дПодписноев СССР Типографи пр. С ва стора 5. Этот транзистор входит в насыщение, его переход база - коллектор (который является одновременно переходом база - эмиттер транзисторов 1 и 2) смещается в прямом направлении, и большая часть базового тока ответвляется за счет инжекции неосновных носителей в этот открытый переход. Ток, протекающий по переходам эмиттер - база транзисторов 1 и 2, вызывает вторичную инжекцию в коллекторы этих транзисторов, являющиеся базами транзисторов 3, и транзисторы 3 и 4 оказываются включенными инверсно. Поскольку один из эмиттеров каждого транзистора связан с базой другого, то при инверсном коэффициенте усиления В)1 ячейка находится в одном из двух устойчивых состояний, т. е. хранит информацию.В режиме считывания информации напряжение на числовой шине 8 повышается, что вызывает увеличение тока через открытые и насыщенные транзисторы 1 и 3, который идет на заряд паразитных емкостей шины 9, Напряжение на разрядной шине 10 во время считывания меньше напряжения на шине 9 примерно на величину Уб, транзистора 4, так как транзистор 3 насыщен, напряжение между его эмиттерами примерно равно О, а первый эмиттер его подключен к базе транзистора 4. Па. разитная емкость шины 10 заряжается эмиттерным током транзистора 4, который находится в этот момент в активном режиме, Ток первого эмиттера этого транзистора, подключенного к базе транзистора 3, равен О, Током транзистора 3, который может быть достаточно большой величины (экспериментально до 10 - 20 ма), включается усилитель считывания-записи. По окончании считывания напряжение на числовой шине 8 понижается, и ячейка возвращается в режим хранения информации, не меняя своего состояния.В режиме записи информации повышаетсянапряжение на шине смещения 7, числовой 5 шине 8 и одновременно (с помощью усилителясчитывания-записи) фиксируется потенциал на разрядной шине 9. Ток, протекающий через диод 6 и коллектор насыщенного транзистора 3, переводит его в активный режим. Ток кол лектора транзистора 2 переключается изэмиттера транзистора 3 в базу транзистора 4 и насыщает его. При снижении потенциалов шин 7 и 8 ячейка переходит в режим хранения информации, изменяя свое состояние.15 Предмет изобретения Ячейка памяти, содержащая два инжектирующих р - и - р транзистора, эмиттеры ко торых подключены к числовой шине, базыподключены к коллекторам двухэмиттерных а - р - п транзисторов, коллекторы - к базам соответствующих а - р - п двухэмиттерных транзисторов, вторые эмиттеры которых 25 подключены к соответствующим разряднымшинам, первый эмиттер первого двухэмиттерного л - р - и транзистора подключен к базе второго, первый эмиттер второго двухэмиттерного п - р - и транзистора хранения 30 подключен к базе первого, о т л и ч а ю щ а я с ятем, что, с целью повышения быстродействия ячейки, она содержит диод и дополнительно инжектирующий а - р - п транзистор, база которого подключена к числовой шине, кол лектор к базам р - и - р инжектирующихтранзисторов, эмиттер - к шине смещения и к аноду диода, катод которого подключен к базам инжектирующих р - и - р транзисторов,