Матричный накопитель

ОП ИСАЙИЕ ИЗОБРЕТЕН ИЯ Союз СоветскихСоциалистическихРеспублик(23) Приоритет Государственный комитет Сонета Мнннстраа СССР па делам изобретений и открытий.76 2) Авторы изобретения В ндреев и А. Н нико 71) Заявитель Особое конструкторское бюро вычислительной техники Рязанског радиотехнического института(54) МАТРИЧНЫЙ НАКОПИТ Изобретельной т од запоминающего элемента подкразрядной шине.чертеже показана электдлагаемого м атричного ние относится к области вычисехники и может быть использопостроения постоянного запомиройства (ПЗУ) с электрической кНа рическая схенакопителя.оит из з апо ано для аюшего акопитель со ентов (ЗЭ) н проводника (в ез апись ос ов дерых м атричные накоп и памяти, каждая апоминаюшего эле а основе аморфно влительного элеме ители, с из кото Известньжашие ячейк ч астности,ранзисторов4, координатшин У 6, рез текл мента, в о полупр ы- оводядсостоит из полненного ника, и разд азрядных шиоордин атных адресные шины, резист аких накопителей являю ботает следующим не происходит обр оры Недостат тся невысотеристики (боль- низкая надежзом ния В случае, если к запоминаюшему 5 ные шины Х подае на шины У - положнные хар контактов эксплу ат ациколичество тройству, на координатя нулевой потенциал,тельный. При этом все ть.Цель етени лучшить эксм атричного пряжение 1, так какнуля, а соответс тр анзист ционные хар акт теля и повыси н акопио достементстор а,ист миттер-б аз а большеПри выборе числа у Х подается пол его надежность, Зт разделительный эл биполярного транзи ого подключен к пер инаюшего элемента, тор - к первой адрес орой адресной шине,гается т 0 шин а нжите соответству ото В данном случае транзисторы вслова открыты, что позволяет пртоку через ЗЗ выбранных ячеек25 Транзисторы, которые подключе эмитной ши- второй тек ать яти кв выполнен коллекторэлектроду тер через не, база -5 Матричныи н минаюших элем аморфного полу халькогенидного резисторов 3, р О ных шин Х 5, к сторов 7. Накопительтвуюшую поте нци алнулевой.бр анного5060603бранной шине Х и к невыбранным шинам У, и транзисторы, которые подключены к выбранной шине У и к выбр анным шинам Х, закрыты, так как напряжение эмиттер-база равно нулю, Остальные транзисторы закры-ты, так как напряжение эмиттер-база больше нуля.При работе с ЗЭ на основе аморфных полупроводников различают три режима: стирание, запись и считывание, Эти три реО жим а отличаются длительностью импульсов тока через ЗЭ и их амплитудой. Обнуление ячеек памяти осуществляется в режиме стирания.В предлагаемом накопителе этот режим осуществляется следующим образом. Выбирается число, на разрядные выводы подается импульс напряжения длительностью, соответствующей режиму стирания, на выбранную шину Х (и на невыбранные шкны У) подается напряжение, величина которого задает ток стирания. Разделительный элемент является здесь генератором тока для ЗЭ выбранной ячейки памяти.В режиме записи величина напряжения, подаваемого на выбранную шину Х (и на невыбранные шины У ), задает ток записи. На разрядные шины 4 подается напряжение, необходимое для записи в том случае, если в данном разряде записывается "1", Дли 30 тельность этого импульса напряжения соответствует режиму записи, При записи "0" напряжение на разрядный вывод не подает ся и ток через ЗЭ ячейки памяти не течет,35При считывании амплитудой напряжения, подаваемого на выбранную шину Х (и не- выбранную шину У), задается такая амплитуда тока через ЗЭ ячейки памяти, на 4ходящейся в состоянии "1 ф, чтобы разделительный транзистор был близок к режиму насыщения. В этом случае напряжение на разрядной шине 4 (в режиме считывания разрядные шины являются выходом матрицы) значительно отличается от напряжения Е за счет протекания тока считывания через резистор 7, Если ячейка памяти хранит "0" (высокоомное состояние ЗЭ), то разделительный транзистор находится в облжти насыщения и, в связи со значительным отношением сопротивления ЗЭ в высокоомном состоянии к сопротивлению ЗЭ в низкоомном состоянии, ток через резистор 7 значительно меньше, чем ток при считывании "1", а выходное напряжение близко к Е.Формула изобретенияМатричный накопитель, содержащий ячейки памяти, каждая из которых состоит из запоминающего элемента, выполненного на основе аморфного полупроводника, и разделительного элемента, разрядные и адресные шины, резисторы, о т л и ч а ющ и й с я тем, что, с целью улучшения эксплуатационных характеристик и повышения надежности накопителя, в нем разделительный элемент выполнен в виде биполярного транзистора, коллектор которого подключен к первому электроду запоминающего элемента, эмиттер через резистор - к первой адресной шине, база - к второй адресной шине, второй электрод запоминающего элемента подключен к разрядной шине.506060 Составитель едактор О ф,ова р " З.Тароненко Н.Аук Техред Корректор В Изд ЮЬ (3/3 Тир. дписное НИИПИ Государственного комитета Совета Министровпо делам изобретений и открытийМосква, 113035, Раушская наб 4 ал ППП "Патент", г, Ужгород