Устройство для умножения

(56) АвторскоВ 729587, кл.АвторскоеМ 1007101, кл эле- внения сор, тр мент НЕ и регис ный вхо задания руппы элементов И, лемент И,. схема ср числа тактов, инфо оторого соединен с сла тактов устройс Бюл. В 38аев и В.Н.Опанаенина институтМ.Глушкова088.8)е свидетельство СССС,06 Р 7/52, 1980.свидетельство СССРС 06 Р 7/52, 1983 мационвходом сенко кибер ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ОПИСАНИЕ АВТОРСКОМУ СВИДЕ(54) (57) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ,содержащее регистры множимого, множителя и произведения, блок перемножения, буферный регистр, сумматор, элемент задержки и два счетчика, причем входы множимого и.множителя устройства соединены соответственно с информационными входамирегистров множимого и множителя,выходы разрядов щ-й группы регистрамножимого (где щ - число групп разрядов регистров множимого и множителя, определяемое кратностью мно -жимого) соединены с первой группойвходов блока перемножения, выходы младших разрядов которого соединеныс входами разрядов щ-й группы первого слагаемого сумматора, тактовыйвход устройства соединен с тактовымвходом первого счетчика, выход элемента задержки соединен с тактовымвходом второго счетчика, а выходырегистра произведения соединены свыходами устройства, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия устройства, внего введены мультиплексор, (щ - 1)блоков перемножения, демультиплеквыход - с первым входом схемы сравнения, второй вход которой соединен с выходом второго счетчика и управляющим входом демультиппексора, информационный вход которого соединен с выходом разрядов суммы щ - й группы сумматора, выходы разрядов суммы (щ - 1) групп и выход переноса сумматора соединены с первыми входами элементов И первой и второй групп соответственно, вторые входы элементов И первой группы соединен с выходом элемента НЕ, вход которого соединен с вторыми входами элементов И второй группы и выходом элемента И, первый вход которого соединен с выходом элемента задержки, а второй вход - с выходом схемы сравнения, входы младших разрядов щ групп регистра произведения соединены с выходами демультиплексора соответственно, а,входы с"арших разрядов щ групп - соответственно с выходами элементов И второи группы, выходы элементов Ипервой группы соединены с информационными входами буферного регистра,выходы которого соединены с первымивходами элементов И третьей группы,выходы которых соединены с входамивторого слагаемого сумматора, входыразрядов групп первого слагаемогосоединены соответственно с выходамимладых разрядов (щ - 1) блоков пе -ремножения, выходы старших разрядовщ блоков перемножения соединены с.11853входами третьего слагаемого сумматора, первая группа входов (ш - 1) блоков перемножения соединена с выходами разрядов (ш - 1) групп регистра множимого соответственно, вторая группа входов ш блоков перемножения еоединена с выходом мультиплексора, инфор 28мационные входы которого соединеныс выходами разрядов ш групп регистрамножителя, а управляющие входы - свыходами первого счетчика, тактовыйвход устройства соединен с входомэлемента задержки и вторыми входамиэлементов И третьей группы.Изобретение относится к вычислительной технике и может быть исполь зовано при умножении чисел в системе счисления с двоичным основанйем или основаниями, равными целой степе ни двух.Цель изобретения - повышение быстродействия устройства.На чертеже приведена блок-схема устройства для умножения. ОУстройство содержит регистр 1 множимого, регистр 2 множителя, мультиплексор 3, группу элементов И 4, буферный регистр 5, группу элементов И 6, элемент НЕ 7, ш блоков 8 пере множения, сумматор 9, группу элементов И 10, демультиплексор 11, регистр 12 произведения,первый счетчик 13, элемент задержки 14, второй счетчик 15, схему 16 сравнения, элемент И 17 20 и регистр 18 числа тактов.Мультиплексор 3 может быть построен на основе интегральных схем 531 КП 2, демультиплексор 11 - на основе К 531 ИД 14 П, в качестве блоков 8 пе ремножения могут быть использованы параллельно умножйтели серии КР 1802. Сумматор 9 двоичный (и + 1)-разрядный.Предлагаемое устройство работает следующим образом. 30В исходном состоянии множимое А, множитель В и значение числа тактов (1 = (ш - 1),где ш - число групп разрядов регистров множителя и множимого, определяемое кратностью множимого, записаны в регистр 1 множимого, регистр 2 множителя и регистр 18 числа тактов соответственно. Счетчики и сумматор устройства обнулены. На входы мультиплексора 3 40 поступают ш р-ричных разрядов множителя, каждый из которых представляется группой 1-двоичных разрядов(р = 2 ). Разряды множимого, предИставленные аналогично множителю, поступают на первые входы блоков 8 перемножения, на вторые входы через мультиплексор 3 поступает младший р-ричный разряд множителя, выбранный кодом 000 первого счетчика 13 на управляющих входах мультиплексора 3. Младшие р-ричные разряды частичных произведений с выходов блоков 8 перемножения поступают на первые входы сумматора 9, на третьи входы которого поступают старшие р-ричные разряды частичных произведений с выходов блоков 8 перемножения. Младший р-ричный разряд суммы с выходов сумматора 9 через демультиплексор 11 поступает на младший р-ричный разряд регистра 12 произведения (номер младшего разряда регистра 12 определяется кодом второго счетчика 15, подаваемым. на управляющие входы демультиплексора 11, для самого младшего разряда регистра 12 код счетчика 15 равен 000). Старшие рричные разряды с. выходов сумматора 9 и перенос поступают через элементы И 4 группы в буферный регистр 5. Первый тактовый импульс изменяет содержимое первого счетчика 13 и через элемент задержки 14 содержимое второго счетчика 15. На вторые входы блоков 8 перемножения поступает второй р-ричный разряд множителя. Тактовый вход устройства подключен к управляющим входам элементов И 6 группы через которые содержимое буферного регистра 5, записанное в предыдущем такте, поступает на вторые входы сумматора 9. Описанный процесс продолжается Я - 1) тактов, в течение которых в регистре 12 произведения сформируются (ш - 1) младшихТираж 709 Подписи аказ 6366/4 Патент", г.ужгород, ул.Проектная,р-ричных разрядов произведения. Приход (щ - 1)-го тактового импульсачерез элемент задержки 14 на входвторого счетчика 15 устанавливаетна его выходах значение, равное значению числа тактов на выходе регистра 18. Эти коды поступают на первыйи второй входы схемы 16 сравнениясоответственно. При совпадении этихкодов схема 16 сравнения вырабатываетсигнал, который совместно с выходнымсигналом элемента 14 задержки обеспечивает формирование на выходеэлемента И 17 сигнала, разрешающегопересылку щ старших р-ричных разрядов с выходов сумматора 9 на щ стар 85328 4ших р-ричных входов регистра 12 произведения, запрещая одновременно спомощью элемента НЕ 7 их передачучерез элементы И 4 группы в буферныйрегистр 5. Одновременно с этим младший р-ричный разряд с выхода сумматора 9 через демультиплексор 11 поступает на вход старшего иэ младшихразрядов регистра 12. Таким образом 1 О в регистре 12 сформируется 2 щ-разрядный (р-ричные) результат перемножения щ-разрядных (р-ричных) чисел.Результат перемножения устанавливается на выходе регистра 12 черезщ тактов.