Делительное устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХ 51)4 С 06 Р 7/ ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 4В Д(21) (22) (46) (72) (53) ГОСУДАРСТ 8 Е 1 ЧНЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ 3613500/24-2401.07.8330,08,85. Бюл. В 32А.10,Глазачев681,325(088.8)Патент С 1 ИА У 3293418,35-156, 1966торское свидетельство СССР618, кл.О 06 Р 7/52, 1979,(54)(57) ДЕЛИТЕЛЬНОЕ УСТРОЙСТВО,содержащее блок регистров делимогои делителя и первый шифратор цифрчастного, о т л и ч а ю щ е е с ятем, что, с целью повышения быстродействия, в него введены второй шифратор цифр частного, первый и второйрегистры остатка, первый и второйвспомогательные регистры, триггерпамяти. знака остатка, блок смещениядепителя, блок смещения делимого,блок. определения знака частного,блок регистров разрядности и блокуправления, содержащий генератор тактовьж импульсов, Д -триггер, ЭК-триг-.гер, счетчик записи счетчик считывания, дешифратор записи, дешифраторсчитывания, схему сравнения, первьп,второй, третий, четвертый, пятый ишестой элементы И, первьй, второй итретий элементы ИЛИ, элемент ИЛИ-НЕ,регистр сдвига, последовательно-пареллельньй регистр, тактовый входкоторого соединен,с тактовым входомсдвигового регистра и с выходом генератора тактовых импульсов, выход1)-триггера:соединен с первыми входа"ми первого и второго элементов И,первого элемента ИЛИ и счетным вхо-дом счетчика считывания выход кото рого соединен с входом дешифратора считывания и входами первой группы схемы сравнения, входы установки в "О" 2 -триггера, ЗК-триггера, последовательно-параллельного регистра и счетчиков записи и считывания соединены с установочным входом блока управления, прямой выход Л-триггера соединен с первыми вхоДами четвертого и шестого элементов И и входом установки в "0" сдвигового регистра, управляющий вход блока управления соединен с вторым входом шестого элемента И, выход которого соединен с К; входом ЭК-триггера, вторым входом 19 первого элемента И и счетным входом счетчика записи, выход которого соединен с входом дешифратора записи и входами второй группы схемы сравненс ния, выход которой соединен с вторыми входами второго и третьего элементов И и четвертым входом первого элемента И, второй вход первого элемента ИЛИ соединен с первым входом второго элемента ИЛИ и с выходом первого элемента И, выход второго элемента И соединен с вторым входом второго элемента ИЛИ, выход которого соединен с входом последовательной записи последовательно-параллельного регистра, выход третьего элемента И соединен с управляющим входом дешифратора записи и с первым входом пятого элемента И, второй вход которого соединен с установочньм входом блока управления, а выход - с 3-входом ЭК-триггера, второй вход четвертого элемента И соединен с выходом элемента ИЛИ-НЕ, входы которого соединены соответст1176324 ФигЗСоставитель В,ГусевТехред С.Мигунова,Корректор И.П Редактор И.Рыбчен акав 5362/4 8 тира 71 О Под ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий 113035, Москва,. Ж-.35, Рауаская наб., д. 4ное ал ППП "Патвнт", г. Ужгород, ул. Проектная, 4венно с разрядными выходами регистра сдвига, установочный вход которого соединен с выходом четвертого элемента И, третий вход первого элемента И и второй вход третьего элемента И соединены с выходом третьего элемента ИЛИ, входы которого соединены соответственно с разрядными выходами последовательно-параллельного регистра, выход старшего разряда которого соединен с входом установки в "1" -триггера, причем выходы остатка первого шифратора цифр частного соединены с соответствующими входами остатка второго шифратора цифр частного, выходы которого соединены с первыми входами соответствующих разрядов. первого и второго регистров остатка, входы остатка первого шифратора цифр частного соединены с соответствующими выходами первого и второго регистров остатка, входы кратных делителя первого и второго шифраторов цифр частного соединены с выходами соответствующих разрядов первого вспомогательного регистра, разрядные входы первого и второго шифраторов цифр частного соединены с соответствующими выходами второго вспомогательного регистра, входы знака делителя первого и второго шифраторов цифр частного соединены с выходом знакового разряда первого вспомогательного регистра, вход знака остатка второго шифратора цифр частного соединен с выходом младшей цифры частного первого шифратора цифр частного, а вход .знака остатка первого шифратора цифр частного соединен с выходом триггера знака остатка, выходы цифр частного шифраторов цифр частного являются соответствующими выходами цифр частного устройства, выход младшей цифры частного второго шифратора цифр частного соединен с первым входом триггера знака остатка; информационные входы первого вспомогательного регистра соединены с соответствующими выходами блока смещения делителя, информационные входы которого соединены с соответствующими выходами блока регистров делителя, а вход управления смещением подключен к выходу делителя блока определения. знака частного, информационные входы первого вспомогательного регистра соединены с соответствующими информационными выходами блока регистровразрядности, информационные входывторого вспомогательного регистрасоединены с соответствующими информационными выходами блока регистровразрядности, вход знака и вход переполнения делителя блока определениязнака частного соединены соответственно с выходами разрядов знака и нереполнения делителя блока регистровделителя, а вход знака и вход переполнения делимого блока определениязнака частного соединены соответственно с выходами разрядов знака и переполнения делимого блока регистровделимого, информационные входы смещения делимого блока смещения делимого соединены с соответствующимивыходами делимого блока регистровделимого, а информационные входы инверсии блока смещения делимого соединены с соответствующими информационными выходами блока регистров разрядности выход знака делимого блокаопределения знака частного соединен с вторым информационным входомтриггера знака остатка, выходы управления инверсией и смещением делимого блока определения знака частного соединены соответственно с управляющими входами инверсии и смещения делимого блока смещения делимого, выход знака частного блока определения знака частного является.выходом знака частного устройства,прямые и инверсные информационныевыходы делимого блока смещения дели-.мого соединены соответственно; с вторыми информационными входами. первогои второго регистров остатков, входыблокировки которых соединены с.соответствующими управляющими выходамиблока регистров разрядности, входыуправления первого вспомогательногорегистра, первого и второго регистров остатка, второго вспомогательного регистра, блока определения знака частного и триггера знака остаткасоединены с выходом второго элементаИЛИ блока управления, установочныевходы последовательно-параллельногорегистра блока управления соединеныс соответствующими выходами разрядности блока регистров разрядности,разрядные выходы сдвигового регистра блока управления соединены1 с информационными входами блока регистров разрядности и с соответ, ствующими входами выбора записи блока регистров делимого и делителя, выходы дешифратора записи блока управления соединены с соответствующими входами управления записью блока регистров делимого и делителя и блока регистров разрядности, выходы дешифратора считывания блока управления соединены с соответствующими входами управления считыванием блока регистров делимого и делителя и блока регистров разрядности, блок регистров делимого и делителя содержит узел приема. чисел и двухканальный коммутатор, выходы которого являются выходами делимого и делителя, узел приема чисел, содержит . регистры приема делимого, триггер приема знака делимого, регистры.: приема делителя, триггер приема знака делителя, выходы которых соединены с информационными входами двухканального коммутатора, управ,ляющие входы которого являются входами управления считыванием блока регистров делимого. и делителя,. входы выбора соответствующих разря-. .дов всех регистров приема делимого и делителя и триггеров приема знаков делимого и делителя объединены ,и являются входами выбора записи блока регистров делимого и делитеФ 76324ля, входы разрешения регистров приема делимого иделителя и триггеров приема знаков делимого и делителя объединены и являются входами управления записью блока регистров делимого и делителя, входы направления ввода регистров приема делимого и триггера приема знака делимого объединены и являются входом направления ввода делимого блока регистров делимого и делителя, входы нанравления ввода регистров приема делителя к триггера приема знака делителя объединены.и являются входом направления ввода делителя блока регистров делимого и делителя, блок регистров разрядности содержит регистры разрядности и одноканаль- ный коммутатор,.выходы которого являются выходами блока регистров разрядности, а управляющие входы являются входами управления считывания блока регистров разрядности, информационные входы одноканального переключателя соединены с соответствующими выходами регистров разрядности, информационные входы соответствующих разрядов регистров разрядности объединены и являются информационными входами блока регистров разрядности, а входы разрешения регистров разрядности являются входами управления записью блокарегистров разрядности, 1Изобретение относится к вычислительной технике и может быть использовано при построении быстродей-ствующих вычислительных, систем,Цель изобретения - повышение быстродействия устройства;На фиг,. 1 представлена функциональная схемаделительного устройст-,ва; на фиг 2 - функциональная схема блока управления; на Лиг.3"функ Оциональная схема. блока регистров де-.лимого и делителями на фиг. 4 - функ-,циональная схема блока регистров разрядности.. Делительное устройство содержит 5первый и второй шифраторы 1 и 2 цифр. 2частного, первый и второй регистры 3 и 4 остатка, первый и второй вспо.т могательные регистры 5 .и б, триггер 7 памяти знака остатка, блок 8 смещения делителя, блок 9 смещения дели-. могоблок 10 определения знака частного,.блок 1 регистров делимого и делителя, блок 12 регистров разряд" ности и блок 13 управления. Устройство содержитчисловых входов 14 делимого,числовых входов 15 дели-. теля, с 1, числовых выходов 16 частного, вход 17 знака делимого, вход 18 знака делителя, выход 19 знака частного, вход 20 направления ввода де-. лимого, вход 21 направления ввода76324 10 20 30 40 45 50 55 35 3 11 делителя, выходы 22 счетчика записи, выходы 23 счетчика считывания, вход 24 запуска, вход 25 управления, вход 26 установки, выход 27 переполнения, первый и второй выходы 28 и 29 синхронизации.Блок 13 управления содержит генератор 30 тактовых импульсов, В -триггер 31, ЭК-триггер 32, счетчик 33 записи, счетчик.34 считывания, дешифратор 35 записи, дешифратор.36 считывания, схему.37 сравнения, первый второй, третий, четвертый, пятыйишестой элементы И 38-43, первый, второй и третий элементы.ИЛИ 44, 45 и 46, элемент ИЛИ-НЕ 47, регистр 48 . сдвига, последовательно-параллельный регистр 49, тактовый вход которого соединен с тактовым входом регистра 48 сдвига и с выходом генератора 30 тактовых импульсов, Выход 2-триггера 31 соединен с первыми входами второго и третьего элементов И 39, 40, второго. элемента ИЛИ 45 и счетным входом счетчика 34 считывания, выход которого соединен с.входом дешифратора 36 считывания и с входами первой группы схемы 37 сравнения,входы установки в "0" 2-триггера 31, 3 К -триггера 32 последовательно-параллельного регистра 49 и счетчиков 33 и 34 записи и считывания соединены с установочным входом 26 блока управления, прямой выход 3 К-триггера 32 соединен с первыми входами пятого и шестого элементов И 42, 43 и входом установки в "0" регистра 48 сдвига, управляющий вход 25 блока 13 управления соединен с вторым входом шестого элемента И 43, выход которого соединен с К-входом ЗК-триггера 32, вторым входом третьего элемента И 40 и счетным входом счетчика 33 записи, выход которого соединен с вхоцом дешифратора. 35 записи н входамивторой группысхемы 37 сравнения, выход которой соединен с вторыми входами первого и второго элементов И 38, 39 и с четвертым входом третьего элемента И 40, Второй вход первого элемента ИЛИ 44 соединен с первым входо 1 второго элемента ИЛИ 45 и с выходом третьего элемента И 40; выход второго элемента И 39 соединен с первым входом первого элемента ИЛИ 44, выход которого соединен с входрм последовательной записи последовательно- параллельного регисТра 49, выход первого элемента И 38 соединен с управляющим входом дешифратора 35 записи и с первым входом четвертого элемента И 41, второй вход которого соединен с входом 24 запуска блока 13 управления, а выход - с 3-входом ЭК-триггера 32, второй вход пятого элемента И 42 соединен с выходом элемента ИЛИ-НЕ 47, входы которого соединены соответственно с разрядными выходами регистра 48 сдвига, установочный вход которого соединен с выходом пятого элемента И 42, третий вход третьего элемента И 40 и второй вход первого элемента И 38 соединены с выходом третье-го элемента ИЛИ 46; входы которого соединены соответственно с разрядными выходами последовательно-параллельного регистра 49, выход старшего разряда которого соединен с входом. установки в "1" О-триггера 31.Выходы остатка первого шифратора 1 цифр частного соединены с соответствующими входами остатка второго шифратора 2 цифр частного, выходы которого соединены с первыми входами соответствующих разрядов перво" го и второго регистров 3 и 4 остатка, входы остатка первого шифратора 1 цифр частного соединены с соответствующими вьжодамн первого и второго регистров 3 и 4 остатка, входы кратных делителя первого и второго шифраторов 1 и 2 цифр частного соединены с выходами соответствующих разрядов первого вспомогательного регистра 5, разрядные входы первого и второго шифраторов 1 и 2 цифр .частного. соединены с соответствующими выходами второго вспомогательного регистра 6, входы знака делителя первого и второго шифраторов 1,и 2 цифр частного соединены с выходом знакового разряда первого вспомогательного регистра .5, вход знака остатка второго шифратора 2 цифр частного соединен с выходом младшей цифры частного первого шифратора 1 цифр частного, а вход знака остатка первого шифратора 1 цифр частного, соединен с выходом триггера 7:памяти знака остатка, выходы цифр частного шифра" торов 1 и 2 цифр частного являются соответствующими выходами 16 цифр15 25 30 35 40 45 50 частного устройства, выход младшей цифры частного второго шифратора 2 цифр частного соединен с первым входом триггера 7 памяти знака остатка, информационные входы первого вспомогательного регистра 5 соединены с соответствующими выходами блока 8 смещения делителя; информационные входы которого соединены с соответствующими выходами блока 11 регистров делителя, а вход управления смещением подключен к выходу делителя блока 10 определения знака частного, информационные входы первого и второго вспомогательных регистров 5 и 6 соединены с соответствующими информационными выходами блока 12 регистров разрядности,входы знака и переполнения делимого 20 и делителя блока 10 определения знака частного соединены соответственно с выходами разрядов знака и переполнения делимого и делителя блока 11 регистров делимого и делителя, информационные входы смещения делимого блока 9 смещения делимого соединены с соответствующими выходами делимого блока 11 регистров делимо" го, а информационные входы инверсии блока 9 смещения делимого соединены с соответствующими информационными выходами блока 12 регистров разрядности, выход знака делимого блока 10 определения знака частного соединен с вторым информационным входом триггера 7 памяти знака остатка, выходы управления инверсией и смещением блока 10 определения знака частного соединены соответственно с управлякпцими входами инверсии и смещения делимого блока 9 смещения делимого, выход знака частного блока 10 определения знака частногоявляется выходом 9 знака частного устройства, прямые и инверсные информационные выходы делимого блока 9 смещения делимого соединены соответственно с вторыми информационны ми входами первого и второго регист, ров 3 и 4 остатка, входы блокировки которых соединены с соответствующими управляющими выходами блока 12 регистров разрядности, входы управления первого и второго вспомогательных регистров 5 и 6, первого и второго регистров 3, 4 остатка, блока 10 определения знака частиого и триггера 7 памяти знака-остатка соединены с выходом первого элемента ИЛИ 44 блока 13 управления, установочные входы последовательно- параллельного регистра 49 блока 13 ,управления соединены с соответствующими разрядными выходами блока 12 регистров разрядности, разрядные выходы регистра 48 сдвига блока 13управления соединены с информационными входами блока 12 регистров разрядности и соответствующими входами. управления записью блока 11 регистров делимого и делителя и блока 12 регистров разрядности, выходы дешифратора 36 считывания блока 13 управления соединена с соответствующими входами управления считыванием блока 11 регистров делимого иделителя и блока 12 регистров разрядности.Блок 11 регистров делимого и делителя содержит узел 50 приема чисел и.двухканальный коммутатор 51, выходы которого являются выходами делимого и делител, узел 50 приема чисел содержит регистры 52 приема делимого или делителя и триггер 53 приема знака, выходы которых соединены с информационными входамидвухканального коммутатора 51, Блок 12 регистров разрядности содержит регистры 54 разрядности и одноканальный коммутатор 55, информационные входы которого соединены с соответствующими выходами регистров 54Устройство работает следующим образом.Пусть на выходе элемента ИПИ 44 блока 13 .управления есть единичное состояние, которое подается на управляющне входы регистров 3-6, бцока 10 определения знакачастного и триггера 7, На выходах блока 1 Грегистров делимого иделителя есть,соответственно значения делимого иделителя, На выходах блока 12 регистров разрядности есть код разрядности, По (Т+1 )-му такту значения делимого записываются в регистры 3 и 4, значения делителя - в регистр 5, а код разрядности - врегистр 61 Делимое записывается таким образом, чтобы в трех;младших разрядах на входы блока 1 подавались кули, а само делимое было увеличено в 8 раз, т.е, сдвинуто на три2 является исходным для следующего такта и подается сдвинутым навходы блока 1.Рассмотрим, работу блока 1 входных регистров. Первые группы р" разрядов делимого и делителя записываются по первому такту цикл 6 в первые разряды соответствующих-разрядных регистров, Последние группысрразрядов записываются в регистрыпо .-такту, Знак записывается вэлемент памяти одновременно с первой группой, если подача производится старшими разрядами вперед,и одновременно с последней группой,если подача производится младшимиразрядами вперед. С выходов дешифратора 35 записи блока 13 управления подается сигнал разрешения записи. В одном цикле разрешена запись только в регистры одного .изузлов приема.В блоке 12 регистров разрядностихранятся записанные коды разрядности. Количество регистров разрядности равно количеству узлов приема в блоке 11, каждому узлу соответствует свой регистр. Код разрядности подается на входы всех регистров (160 1 с выходов регистра 48сдвига блока 13 управления, а сигналом на одном из входов выбирается регистр разрядности, в которыйво время всего интервала ввода каждым тактом записывается значениекода разрядности, По-такту записывается истинное значение кодаразрядности и данный регистр переходит в состояние памяти. Для записи подключается следующий по номеру регистр. Выбор кода разрядностисоответствующего регистра производится сигналом одного из входов выбора считывания,Рассмотрим работу блока .13 управления. Пусть на входе 26 установки есть сигнал установки, поэтому в нулевом состоянии находятся счетчики 33 и 34, регистры 48 и 49,триггеры 31 и 32, На выходе элемента ИГП 1 46 появляется нуль на выходе элемента ИЛИ-НЕ 47 - единица,на выходе схемы 37 сравнения - единица, на выходе 27 переполнения -нуль. На вход 24 и 3-вход триггера32 подается сигнал запуска. На инверсном выходе триггера 32 в этотмомент появляется единица, котораяподается на входы первого разряда 7 1176324 8разряда влево. Для этого младшийразряд делимого подается в предмладший разряд данной разрядностирегистров 3 и 4, а на входы блокировки второго, третьего и четвертого предмладших разрядов подаетсяединица кода разрядности. Делительзаписывается таким образом, чтобыв четырех предмладших разрядах данной разрядности были записаньь нули.Для этого единица разрядности подается на входы блокировки элементовпамяти четырех предмладших разрядоврегистра 5, Делимое и делитель мо-,гут быть смещены с помощью блоков158 и 9 смещения по сигналам смещенияс выходов блока 10, на входы кото- .рого подаются разряды знака и пере. полнения делимого и делителя, Навходы блока 9 подаются значения де 20лимого и кода разрядности. После1,Т+1)-го такта на выходе 19 появляется знак частного, на соответствующие входы блоков 1 и 2 подаются простые кратные делителя знак делителя 25код разрядности, на входы блока 1значение остатка (делимого ) и знак.остатка 1 делимого, Цифры частногона выходах блоков 1 и 2 определяют -ся шифратором в соответствии с выражениями Х 1-е 8,.Х 2=е 4 е 8 е 12+е 8е 12 е 4+е 8 е 4 е 12, ХЗ=е 4 е 2+е 8 е 4 еб++е 8 е 10 е 9+е 12 е 14 е 13+е 14 е 15+е 10е 12 е 11,На входы шифратора подаются значения опережающих переносов е 1 е 5 40и значения знака предыдущего остатка (е ).Выражение для выбора одного разряда очередного остатка ныглндитследующим образом: В=е е 2 В 1+е 2 е 4 45ВЗ+е 4 еб В 5+еб е 8 В 7+е 8 е 10 В 9++е е 14 В 15,50Значения выбранного остатка подаются с выходов блока 1 со сдвигомна 4 разряда на входы блока 2, Послеполучения промежуточного остатка вблоке 2 происходит процесс получения цифр частного Х 5, Хб Х 7 Х 8аналогично процессу в блоке 1, Ре,зультирующий остаток с выходов блока, 1 О11763249регистров и элементов памяти блока1 В этот момент на входы 17, 2014 поданы первые группы значенийделимого, а на входы 18, 21,15 -первые группы значений делителя;Выбираются входные регистры, соот 50 ветствующие нулевому положениюсчетчика 33 записи. Первым тактовым импульсом после снятия сигнала установки входа 26 включается в единичное положение триггер32, значения делимого и делителязаписываются в первые разряды регистров 52 соответствующего узла 50.На инверсном выходе триггера 32появляется нуль на прямом - единица, которая подается на первый выход 28 синхронизации, на вход установки регистра 48, чем снимается установка,.на входы элементовИ 42 и 43, На выходе элемента И 42появляется единица, которая подается на входы второго разряда регистров блока 11, Вторым тактом производится запись значений второй группы чисел, в первый разряд регистра 48 записывается единица, а на .выходе элемента ИЛИ-НЕ 47. появля, ется нуль. По Г-такту записываются З 0-группы чисел; возникает г-состояние на входе 25 управления, которое подается на 1-вход триггера32, на счетный вход счетчика 33 за-.писи, отчего счетчик 33 переключа- . 35ется в единичное положение, на выходе схемы 37 сравненияпоявляется нуль,регистры 52 с номером нуль переходятв состояние памяти; Кроме того,г- состояние подается на вход элемента И 40, ка выходе элементаИЛИ 44 образуется единичное состояние. На выходах блока 12 появляютсязначения кода разрядности. С выходов блока 12 код разрядности подает, ся на параллельные входы регистра49 и на соответствующие входы регистров 3-6, По Т+1 (г+1)-му тактукод разрядности записывается в регистр 49 устанавливаются в нуль1 К-триггер 32 и регистр 48, в регистры 3 и 4 записывается делимое,в регистр 5 - делитель, в регистр6 - код разрядности, в триггер 7памяти - инверсное значение знака 55частного. На входах приема появляются первые группы следующих. делимого и делителя. На выходах 16 и 19 появляются соответственно знак част.ного и старшая группа частного.Одновременно с выдачей частного пер- .вого цикла производится ввод чиселвторого цикла поэтому могут возникнуть три вариантаПервый вариант. Количество группвторого цикла равно количеству, групппервого цикла, г =Т., ( г 1). По (Т) -мутакту на выходы 16 выдается последняя группа частного, на выходе последнего разряда регистра 49 возникает единичное состояние, котороеподается на Й-вход триггера 31. По Т-такту включается в единичноесостояние триггер 31, счетчик 34считывания переключается в единичное состояние, одновременно появляется г-состояние на входе 25,счетчик 33 записи переключается в положение два, ка выходе схемы 37сравнения остается нуль, регистр 49 обнуляется, единичное состояниетриггера 31 подается на выход 29 ичерез элемент И 39"- на выход элемента ИЛИ 44, на вход управления режимами регистра 49; По Т+1 (г+1)-му тактупроисходит выдачапервой группы частного второго цикла, запись кода разрядности в ре-. гистр 49 из регистра 54 блока 12с номером один. ЭК-триггер 32 устанавливается в нуль, регистр 48 также устанавливается в нуль, устройство готово к приему следующейпары чисел.Второй вариант. Количество групп второго цикла больше количества групп первого цикла, Едкничное состояние на выходе элемента ИЛИ 44возникает раньше г-состояния, . ГТТ,(г)По Т-такту счетчик 34считывания переключается в положение один, регистр 49 обнуляется, на выходе элемента ИЛИ 46 появляется нуль. На выходе схемы 37 сравненияпоявляется единица, которая блокирует подачу единичного состояния элемента ИЛИ. 44, Переполнения на выходе 27 нет, устройство каходится в ожидании появления г-состояния на вход 25Третий вариант. Количество групп . второго цикла меньше количествагрупп первого циклаг(Т ( г), состояние гвозникает раньше,В момент появления г -состояния счетчик 3311763 11записи переключается 1 в положение два, на выходе схемы 37 сравнения ос- танетсФ нуль, единичное состояние на выходе элемента ИЛИ 44 не возникает, Код разрядности с выходов регистра 48 блока 13 каждым тактом цикла ввода записывается в регистр 54 блока 12 с номером один, в котором после -такта запоминается. Если подряд приходит несколько 1-состоя О ний и в какой-то момент счетчик 33 записи сравнивается со счетчиком 34 считывания, на выходе схемы 37 сравнения появляется единица,.а единичное состояние в триггере 31 не 15 возникает, в регистре 49 обязательно будет единица; на выходе элемента ИЛИ 4 б также будет единица. В этом случае на выходе элемента И 38 появляется сигнал переполнения, 20 который подается на выход 2,. на вход блокировки дешифратора 35 записи, на вход запрета элемента24 12 И 41, чем запрещается запись в реги-стры блоков 11 и 12, подача сигналазапуска на вход 24, Ввод следующихчисел прекращается. По ("+1;1-му тактуобнуляются триггер 32 и регистр 48.Выдача предыдущего частного продолжается, и по Т-такту переключаетсясчетчик 34 считывания; обнуляетсярегистр 49; На выходе схемы 37 сравнения возникает нуль; снимается сигнал переполнения и возникает единичное состояние на выходе элементаИЛИ 44, разрешена подача сигнала запускаСледующим (Т+1) -м тактом начинается выдача нового частного, в регистры блоков 11 и 12 по положениюсчетчика 33 записи вводятся первыегруппы чисел нового цикла, Э К-триггер32 включается в единичное .состояние, Первая группа чиселзаписывается первым пришедшимпосле снятия сигнала переполнения тактом.