Вычислительное устройство

.Авторское сВ 794634,кл. С 4-2 л. ВЗ 8.8)свидетС 06 Рвидетел06 Р 7 льство СС /49, 1979 ство СССР 52, 1979. ГОСУДАРСТВЕКНЬЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ ПИСАНИЕ ИЭОБР ВТОРСКОМУ СВИДЕТЕЛЬСТВ(54)(57) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО,содержащее три регистра, два сумматора, схему сравнения, причем входмантиссы делимого устройства соединен с первой группой информационных входов первого регистра, выходы первого регистра со смещениемна один в сторону старших и выходывторого регистра подключены соответственно к первой и второй группам информационных входов первогосумматора, выходы которого подключены к первой группе информационныхвходов второго сумматора, выходыпоследнего подключены к второй группе информационных входов. первогорегистра, первые .группы информационных входов второго и третьегорегистров подключены соответственнок входам коэффициентов умножения иделения устройства, входы установки первого, второго и третьего ре-.гистров соединены с входом начальной установки устройства, входы разрешения и сложения первого сумматора соединены соответственно с первыми вторым входами мантиссы делителяустройства, выход схемы сравнениясоединен с входом разрешения второго сумматора и с первым выходом 73411 А мантиссы результата устроиства,вход сложения второго сумматора соединен с вторым выходом мантиссы результата устройства, о т л и ч а ю щ ее с я тем, что, с целью расширения функциональных возможностей эа счет обеспечения деления при поразрядном вводе делителя, оно содержит четвертый регистр, третий, четвертый и пятый сумматоры, два элемента И, элемент ИЛИ, элемент ЗАПРЕТ и счетчик, причем выходы четвертого регистра соединены с первыми группами информационных входов третьего и четвертого сумматоров, выходы которых подключены соответственно к вторым группам информационных входов второго и третьего регистров, выходы которых соединены соответственно с вторыми группами информационных входов третьего и четвертого сумматоров, выходы четвертого сумматора соединены с второй группой информационных входов второго сумматора и со смещением на один в сторону младших с первой группой входов пятого сумматора, вторая группа информационных входов которого соединена с выходами первого сумматора, выход знака первого ре гистра соединен с входом сложения второго сумматора, входом вычитания третьего сумматора, входом сложения пятого сумматора и с первым входом схемы сравнения, второй вход которой подключен к выходу знака пятого сумматора, выход схемы сравнения соединен с входом разрешения третьего сумматора, входы разрешения и вычитания четвертого суммато1173411 ра соединены соответсТвенно с входами разрешения и сложения первогосумматора, инверсный выход старшегоразряда четвертого сумматора соединен с первым входом первого элемен"та И, выход которого соединен с первым входом второго элемента И и управляющим входом элемента ЗАПРЕТ,выходом соединенного с тактовымивходами регистров с первого по четвертый, второй вход второго элемен-.та И и информационный вход элемента ЗАПРЕТ соединены с тактовым входом устройства, выходы трех старшихразрядов четвертого регистра соеди нены соответственно с первым, вторым 1Изобретение относится к вычислительной технике и может быть использовано в специализированных цифровых вычислительных устройствах.Целью изобретения является расширение функциональных возможностей за счет обеспечения деления при поразрядном вводе делителя.На чертеже представлена схема вычислительного устройства.Вычислительное устройство содержит регистры 1,2,3 и 4, сумматоры 5-9, схему 10 сравнения, элемент ИЛИ 11, элемент И 12, элемент 13 ЗАПРЕТ, элемент И 14, счетчик 15, вход 16 коэффициента умножения, вход 17 коэффициента деления, входы 18 и 19 мантиссы делителя, вход 20 мантиссы делимого, вход 21 константы, вход 22 порядка делителя, вход 23 начальной установки, тактовый вход 24, выходы 25 и 26 мантиссы результата, выход 27 порядка результата, выход 28 начала формирования результата,Сумматоры 5-9 являются сумматорами-вычислителями.Сумматоры 5 и 6 при отсутствии сигнала на входе разрешения осуществляют передачу кода с первого информационного входа на выход без изменения. При наличии сигналов разрешения и сложения осуществляется сложение операндов, при отсутствии сигнала сложения - вычитание второвходами элемента ИЛИ и с выходом начала формирования результата устройства, выход элемента ИЛИ соединен с вторым входом первого элемента И, выход второго элемента И соединен с счетным входом счетчика,вход приема информации которогосоединен с входом установки четвертого регистра и входом начальнойустановки устройства, информационные входы четвертого регистра исчетчика соединены соответственно свходами константы и порядка делителя устройства, выход счетчика является выходом порядка результатаустройства,2го операнда из первого сумматора 7,8. При наличии сигнала вычитаниясумматоры вычитают первый операндиз второго и при отсутствии сигнала,разрешения передают на выход код .второго информационного входа.Сумматор 9 при наличии сигналавычитания вычитает код первого информационного входа из кода второгоЮ информационного входа, в противномслучае - складывает.Вычислительное устройство в режиме деления параллельного кода напоследовательный код работает сле 15 дующим .образом.По импульсу начальной установки,поступающему на вход 23 устройствапроисходит запись начальных значений в регистры 1,2,3 и 4 и в счет 20 чик 15 с соответствующих входов устройства 20, 16, 17,21 и 22, причем врегистры 2 и 3 записывается код"0", в регистр 1 - код мантиссы делимого М, в старший разряд регист 25 ра 4 - код "1", в остальные разряды - код "0", т.е. в регистр 4 записывается код К, в счетчик 15 -дополнительный код П порядка делихтеля.Код делимого М может изменятьсяЗК ЗКв пределах -- сМ с - ,64 64После начальной установки выполняются +и+1) циклов вычисления,1173411 ПХ=2 Х 8 гд 3где (1 с+1) - число "пустых" разрядов при нарушении нормализации делителя, и - требуемое число значущих разрядов частного.В каждом )-ом цикле(,1 О, 1 Й+и) на входы 18 и 19 устройства подается цифра 8 ,)-го разряда,(начиная со старшего) мантиссы делителя, представленного в избыточном двоичном коде. Цифра 8 . каж 3 дого разряда может принимать одно из трех значений: О, 1, -1, которые кодируются двумя двоичными разрядами Р,1Чх,) следующим .образомО, Ч ,1 = О или .1 соответст- соответствует 8: 1, р1Ч = 1 соответствует Я = -1.1, х,)вычислительное устройство работает только при положительных значениях мантиссы делителя.За (К+и+1) циклов принимаются все разряды мантиссы делителя.При этом полное значение делителя х равно В каждом 1-ом цикле= 1 с+1, 1+2 К+и) на выходах 25 и 26 устройства формируется цифра 8г, -го (начиная со старшего) разряда мантиссы частного в избыточном двоичном коде ( = 0,1,2,. ,п).Порядок частного формируется счетчиком 15 и выводится на выходы 27 устройства.За п циклов на выходы .25 и 26 устройства выдаются все разряды мантиссы частного. При этом полное значение частного г равноР с 2 .ЕБ 2 .4"- ОВ каждом 1-ом цикле управление работой сумматоров 5 и 8 осуществляется кодом цифры 81 управление работой сумматоров 6 и 7 - кодом цифры 8, управление работой сум 4матора 9 - знаковым разрядом регист-. ра 1.. Разряд Р цифры 82 формируется2,) схемой 10 сравнения, на входы кото-. рой подаются знаковые разряды сумматора 9 и регистра 1.Разряд Ч . цифры 8является.гзнаковым разрядом регистра 4)-ый вычислительный цикл заканчивается появлением )-го импульсана входе 24 устройства (счет импульсов начинается после НУ), после чегоначинается +1)-ый вычислительныйцикл. Импульс с входа 24 устройствапоступает либо через элемент И 14на счетный вход счетчика 15 либочерез элемент 13 ЗАПРЕТ - на такто; О вые входы регистров 1,2,3 и 4. Происходит запись в регистры 1,2 и 3с их вторых информационных входови сдвиг содержимого регистра 4 наодин разряд в сторону младших. Уп равление элементами И 14 и ЗАПРЕТ 13осуществляется элементами ИПИ 11 иИ 12 по анализу старших разрядоврегистра 4 и сумматора 2.Начальные значения кодов в ре гистрах 1,2,3,4 не изменяются дотех пор, пока 8 ,; не примет единичное значение. Это позволяет провести первую нормализацию делителя,т.е.,исключить все старшие разряды ман тиссы делителя, заполненные нулями,Элемент И 14 при нормализации открытПоэтому при приеме нуля в очередномразряде мантиссы делителя код счет, чика 15 увеличивается на единицу. ЗО После окончания первой нормализа-, ции элемент И 14 закрывается и открывается элемент 13 ЗАПРЕТ. В регистры 1,2,3 и 4 хаписываются новыезначения кодов, после чего значенияданных регистров не изменяются дотех пор, пока на входах 18 и 19 непоявятся коды "0" или "1".Это позволяет провести вторуюнормализацию делителя, т.е. исключить старшие разряды мантиссы дели-.теля при приеме на входы 18 и 19устройства последовательности: Ях д1, -1, -1., -1.При этом в регистре 3 формируетсякод мантиссы нормализованного делителя, умноженный на коэффициент К 1 с50 где 81,= Оили 1,В счетчике 15 формируется порядок частного, равный порядку нормализованного делителя, взятому с обратнымзнаком О= У 1,+-П + М.Начиная с (Е+1)-го цикла процесс нормализации заканчивается, начинается формирование на выходах 25 и1 О 2 б цифр мантиссы частного, начинаяРсо старшего разряда, в избыточномдвоичном коде.В В+1)-ом цикле на выход устройства 28 выводится положительный импульс с выхода разряда регистра 4 свесом 2В. для подготовки следующегоустройства системы к приему цифрчастного.Элемент 13 ЗАПРЕТ постоянно от-.крыт, элемент И 14 постоянно закрыт.По каждому 3-му импульсу (3=1 с+1),,1 с+11 с+и), поступающемуна вход 24 устройства, содержимоерегистра 1,2,3 и 4 обновляется.Таким образом, в течение.В+и+1)циклаформируется на выходах 25 и26 устройства последовательный кодмантиссы частного, а на выходах 27устройства - параллельный код порядка,Кроме деления параллельного кодана последовательный код устройство.позволяет вычислять результат умножения последовательного кода надробный коэффициент, заданный числами в параллельном коде. При этомне требуется какая-либо перестройкаструктуры. АПри вычислении фУнкции 2 = - хВ на входы 20 и 21 устройства необходимо подать "О", на вход 1 бпараллельный дополнительный код операнда А, на вход 17 " параллельный код операнда В,(Вход 22 в этом режиме не используется)Последовательный код операнда х на входы 18 и 19, а также управляю- щие сигналы на входы 23 и 24 устройства подаются также, как и в первом режиме.Так как структура не перестраи" вается, алгоритм работы устройства Апри вычислении функции 2 =. - х тотВчто. и в первом режиме. Отличие заключается лишь в записи начальныхусловий.В течение всегопроцесса вычислений элемент ЗАПРЕТ 13 открыт,элемент И 14 закрыт. Работа устройства происходит аналогично предыдуще"му режиму,.Методическая погрешность вычисления не превышает 2 при выполнении условияА 1В/2,1173411 Составитель А. КлюевРедактор Т. Митейко Техред О.Неце Корректор О. Ти а ного ии ал ППП "Патент", г. Ужгород, ул. Проектная 5054/48ВНИП 1по11303 Тираж 710И Государствелам изобретеМосква, ЖПодписноеомитета СССРткрытийкая наб., д. 4