Вычислительное устройство

(19) (11) А Об Р 7/52 ОПИСА ИЗОБР ТЕНИ ВТОРСНОМЪ((21) 3441540/18-24 (22) 21.05.82 (46) 30,06,85Бюл (72) С,А.Волощенко В,Р.Нечаев и В.А.М (53) 681.325 (088.8 (56) 1. Карцев М.А Вычислительные сис ная арифметика. М.1981, с, 238, рис. В 24О.Н.Пахов) ин,Брик В,А,емы и синхрон-, "Радио и связь"5.4. 1 (прототип). тора кода ичесГОСУДЮ СТВЕННЫй НОМИТЕТ СССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ(547(57) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее матрицу вычислительных ячеек размерности 8 М , где Мразрядность операторов, причем каждая вычислительная ячейка матрицы содержит одноразрядный сумматор и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключен к первому входу одноразрядного сумматора, первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 11 -й вычислительной ячейки (п=2,38) каждой строки матрицы подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ (11-1)-й вычислительной ячейки этой же строки матрицы, второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ И -й вычислительной ячейки (и=2,ЭИ) каж; дого столбца матрицы подключен к второму выходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ (и)-й ячейки этого же столбца матрицы, вход переноса сумматора 1(-й вычислительной ячейки (К=1,2 К) каждой строки матрицы подключен к выходу переноса сумматора (К+1)-й вычислительной ячейки этой же строки матрицы, второй вход сумматора каждой вычислительной ячейки И-й строки ,о=2,3,..,1) .и К-го столбца матрицы (К=1.,2Й) подключен к выходу суммы вычислительной ячейки сумматора соответственно предыдущей строки и последующего столбца матрицы, второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИМ -й вычислительной .ячейки (К=1,29) первой строки матрицы подключен соответственно к-му входу первой группы старших разрядных входов устройства, выходы суммы сумматоров вычислительных ячеек последней строки матрицы подключены соответственно к младшим разрядным выходам устройства, о т л и ч аю щ е е с я тем, что, с целью расширения его функциональных возможностей за счет выполнения операций деления и умножения в дополнительных кодах, в устройство введены две группы из М коммутаторов каждая, С первая группа из 9+1)-го и вторая ,группа из (М)-го элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, группа из Й элементов НЕ, элемент ИЛИ, элемент И, элемент НЕ, узел коррекции, состоящий из И одноразрядных сумматоров, М элементов И и (8+1)-го коммутатора, и формирователь кода дополнения, состоя.щий из 8 элементов НЕ и одноразрядных сумматоров, причем первые входы. сумматоров формирователя кода дополнения подключены к шине логического нуля устройства, а вторые входы сумматоров подключены соответственно к выходам элементов НЕ формирователя кода дополнения, входы которых подключены соответственно к первой группе старших разрядных входов устройства, вход переноса сумма младшего разряда формирователя дополнения подключен к шине логкой единицы устройства, вход переноса и -го сумматора формирователя кода дополнения подключен к выходупереноса (+1)-го сумматора, выходпереноса первого сумматора формирователя кода дополнения подключен к первому входу элемента ИДИ устройства, выходы суммы сумматоров формирователя кода дополнения подключенысоответственно к первым входам коммутаторов первой группы, вторые входь 1 которых подключены соответственно к первой группе младших разрядных входов устройства, управляющий вход режима работы которого подключен к третьим входам коммутаторов первойгруппы, к первым входам коммутатороввторой группы, к первым входам коммутаторов и. элементов И узла коррек-. ции, к первому входу элемента И устройства, второй вход которого подключен к старшему разрядному входу первых входов устроиства и первомувходу первого элемента ИСКЛЮЧАЮЩЕЕИЛИ первой группы, второй вход которого подключен к выходу первого элемента НЕ группы элементов НЕ, входы которых подключены соответственно к вторым разрядным входам устройства,старший из второй группы разрядных входов которого подключен к второму входу первого коммутатора второй группы коммутаторов, третий вход которогоподключен к выходу первого элемента . ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы, выход .элемента И устройства подключен кпервым входам элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы, вторые входы кото" рых подключены соответственно к 11-му входу (0=2,33) вторых разрядныхвходов устройства, выход К -гоэлемента ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы подключен к второму входу сумматора 1 -й вычислительной ячейки (К=1,2М) первой строки матрицы, выход К -го коммутатора (К=1, 2й) первой группы подключен к второму входу сумматора М -й вычислительной ячейки 9=1,2 .И) последнего столбца матрицы, выход К-го коммутатора второй группы подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ К -й вычислительной ячейки И=1, 2 Й ) первого столбца матрицы, выход переноса сумматора 1 -й вычислительной ячейки (1(=1,2й)первого столбца матрицы подключенсоответственно к первому входуЬ-го элемента (п=2,38+1) ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы, второйвход .которого подключен соответственно к второму входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 0 -й вычислительной ячейки первого столбца матрицы, выходй-го элемента 9=2,38) ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы подключенк третьему входу соответственной -го коммутатора (п=2,3Н) второй группы и второму входу И -гокоммутатора (И=2,3 Й) узла коррекции, третьи входы коммутаторовкоторого подключены соответственнок выходам суммы сумматоров 1( -йвычислительной ячейки (К=1,28-1) первого столбца матрицы, второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ11-йвычислительной ячейки первогостолбца матрицы подключен к второмувходу элемента ИЛИ, выход которогоподключен к второму входу (8+ 1)-гокоммутатора узла коррекции, третийвход которого подключен .к выходу(И+1)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИпервой группы, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ которой подключен к второму входу первого коммутатора узла коррекции и входу элементаНЕ, выход которого подключен ктретьему входу первого коммутатораузла коррекции, выход (К+1)-го ком:мутатора которого подключен к входупереноса М -го одноразрядного сумматора узла коррекции, второй входК-го элемента И (=1,2Й) которого подключен соответственно квыходу переноса сумматора 1( -й вычислительной ячейки (1=1,28)первого столбца матрицы, выходыэлементов И узла коррекции подключенысоответственно кпервым входамсумматоров узла коррекции, вторыевходы которых подключены соответственно к .выходу В -го коммутатораВ=1,2М) узла коррекции, входпереноса 1 -го сумматоракоторого=1,2М -1) подключен соответственно к выходу переноса И -го сумматора (п=2,3М), выход 1 -госумматора (К=1,2К) узла коррекции подключен соответственно кК-му выходу старших разрядных выходов устройства.1 бч 697 Изобретение относится к вычисли- тельной технике и может быть использовано в специализированных вычислительных устройствах и ЭВИ для однотактного выполнения операций деления и умножения над целыми и дроб. -ными двоичными числами, представленных в дополнительных кодах.Известно вычислительное устройство для деления, содержащее матрицу.вычислительных ячеек из М строк и Йстолбцов (где М - разрядность операндов) и реализующее алгоритмыделения по методу без восстановления остатка, причем каждая ячейка 15включает элемент ИСКЛЮЧАЮЩЕЕ ИЛИ иодноразрядный сумматор 11.Недостаток известного устройствазаключается в отсутствии возможностивыполнения операции умножения и 20ограниченности функциональных возможностей эа счет выполнения деления .лишь в прямых кодах,Целью изобретения является расши-,рение функциональных возможностейустройства за счет выполнения нанем операций деления и умноженияв дополнительных кодах.Ноставленная цель достигаетсятемф что в вычислительное устройство,З 0содержащее матрицу вычислительныхячеек размерности НН , где 8 - раз.рядность .операторов, причем каждаявычислительная ячейка матрицы содержит одноразрядный сумматор и 35элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход кото-:рого подключен к первому входу одноразрядного сумматора, первый входэлемента ИСКЛЮЧАЮЩЕЕ ИЛИ П -й вычис-.лительной ячейки (0=2,3.М) каждой 40строки матрицы подключен к первомувходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ(О) вычислительной ячейки этой жестроки матрицы, второй вход элемен-.та ИСКЛЮЧАЮЩЕЕ ИЛИ й -й вычислитель-.45ной ячейки (о=2,3 М) каждогостолбца матрицы подключен к второмувыходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ.Ь)-й ячейки этого же столбца матрицы, вход переноса сумматора К -й 50вычислительной .ячейки (К=,2М) каждой строки матрицы подключен.к выходу переноса сумматора (К+1)-йвычислительной ячейки этой же строки.матрицы, второй вход сумматора каждой вычислительной ячейки О -й строки (1=2,3 М) и К -го столбцаматрицы О(=1,21-1) подключен к гвыходу суммы вычислительной ячейки сумматора соответственно предыдущей строки и последующего столбца матрицы, второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ К -й вычислительной ячейки (К=1,2К) первой строки матрицы подключен соответственно к К -му входу первой группы старших разрядных входов устройства, выходы суммы сумматрров вычислительных ячеек последней строки матрицы подключены соответственно к младшим разрядным выходам устройства, дополнитель,но введены две группы иэ й коммутаторов каждая, первая группа из (И+1)- го и вторая группа из (8-1)-го элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, группа из Ф элементов НЕ, элемент ИЛИ, элемент И элемент НЕ, узел коррекции, состоящий из. 8 одноразрядных сумматоров, М элементов И и (К+1)-го коммутатора, и формирователь кода дополнения, состоящий из М элементов НЕ и однораз-. рядных сумматоров, причем первые входы сумматоров формирователя кода дополнения подключены к шине логического,нуля устройства, а вторые входы сумматоров подключены соответственно к выходам элементов НЕ формирователя кода дополнения, входы которых подключены соответственно к первой группе старших разрядных входов устройства, вход переноса сумматора младшего разряда формирователякода дополнения подключен к, шине логической единицы устройства, входпереноса Д -го сумматора формирователя кода дополнения подключен к выходу переноса 9+1)-го сумматора, выход переноса первого сумматора формирователя кода дополнения подключен к первому входу элемента ИЛИ устройства, выходы суммы сумматоров формирователя кода дополнения подключены соответственно к первым входам коммутаторов первой группы, вторые входы которых подключены соответственно к пер- . вой группе младших разрядных входов устройства, управляющий вход режима работы которого подключен к третьим входам коммутаторов первой группы, к первым входам коммутаторов второйгруппы, к первым входам коммутаторов и элементов И узла коррекции, к первому входу элемента И устройства,второй вход которого подключен кстаршему разрядному входу первых входов устройства и первому входупервого элемента ИСЮЭЗЧАИЩЕЕ ИЛИ . первой группы, второй вход которого подключен к выходу первого элемента НЕ группы элементов НЕ, входы кото рых подключены соответственно к вторым разрядным входам устройства, старший из второй группы разрядных входов котарого подключен к второму входу первого коммутатора второй группы коммутаторов, третий вход которого подключен к выходу.первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первой груп- . пы, выход элемента И устройства подключен к первым входам элементов 15 ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы, вторые входы которых подключены соответственно к И -му входу (И=2,3И) вторых разрядных входов устройства, выход К -го элемента .ИСКЛЮЧДОЩЕЕ 20 ИЛИ второй группы подключен к второму входу сумматора 1 -йвычислительной ячейки (К=1,2Й) первой строки матрицы, выход 1 -го коммутатора (К=1,2. М).первой группы 25 подключен к второму входу сумматора К-й вычислительной ячейки 3=.1,2. М) последнего столбца матрицы, выход 1( -го коммутатора второй группы подключен к первому входу элемента 30 ИСКЛЮЧАЮЩЕЕ ИЛИ К -й вычислительной ячейки (=1,2Й) первого столбца матрицы, выход переноса сумматора К-й вычислительной ячейки 8=1,2 Й) первого столбца матрицы подключен соответственно к первому входу Л -го элемента (6=2,3И+1) ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы, второй вход ко- . торого подключен соответственно к второму входу элемента ИСКЛЮЧАЮЩЕЕ. 40 ИЛИ 1-й вычислительной ячейки первого столбца матрицы, выход й -го элемента (0=2,3Й) ИСКЛЮЧАЮЩЕЕИЛИ первой группы подключен к третьему входу соответственно и -го комму татора (г 1=2,3Н) второй группыи второму входу И -го коммутатора И=2М) узла коррекции, третьи. входы коммутаторов которого подключены соответственно к выходам суммы сумматоров К.-й вычислительной ячейки (К=1,2. ,Н) первого столбца матрицы, второй вход элемента ИСКПЮЧАИЦЕЕ ИЛИ Й -й вычислительной ячейки первого столбца матрицы подключен 55 к второму входу элемента ИЛИ, выход которого. подключен к второму входу +1)-го коммутатора узла коррекции, третий вход которого подключен к выходу (8+1)-го элемента ИСКЛЮЧАЮЩЕЕИЛИ первой группы., выход первогоэлемента ИСКЛЮЧАЮЩЕЕ ИЛИ которойподключен к второму входу первогокоммутатора узла коррекции и входуэлемента НЕ, выход которого подключен к третьему входу первого коммутатора узла коррекции, выход (И+1)-го коммутатора которого подключен к входу переноса Я -го одноразрядного . сумматора узла коррекциивторой вход К-го элемента И (К=1,2 Н) которого подключен соответственно к. выходу переноса сумматора К -й вычислительной ячейки(О=1,2Н) первогостолбца матрицы, выходы элементов Иузла коррекции подключены соответственно к первым входам сумматоровузла коррекции, вторые входы которых подключены соответственно к выходу К -го коммутатора (К=1.,2Н) узла коррекции, вход переноса-1) подключен соответственно квыходу переноса О -го сумматора(=1,2М) узла коррекции подключен соответственно к 1 -му выходустарших разрядных выходов устройства.На фиг.1 приведена структурнаясхема предлагаемого устройства;на фиг.2 - функциональная схема .ячейки,Устройство для деления и умноже- . ния (фиг,1) содержит первые входы 1 устройства, на которые подают .код делителя или множимого вторые входы.2 устройства, на которые подают старшие разряды кода делимого или код множителя,. третьи входы 3 устрой ства, на которые подают младшие раз-. ряды кода делимого,.первые выходы 4 устройства, на которых формируются старшие разряды кода произведения или код частного, вторые выходы 5 устройства,. на которых формируются младшие разряды кода произведения или код остатка, выход б младшего разряда остатка, входы 7 управления устройства, ячейки 8, коммутаторы 9 и 10 соответственно первого и второго столбца коммутаторов, строкуинверторов 11, столбец 12 и строку 13 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, формирователь 14 кода дополнения, который изменяет знак кода множимого на про1164697 тивоположный, одноразрядные сумматоры 15 формирователя, .инверторы 16формирователя, входы 17, на которыеподают константные сигналы нулевого.уровня, и вход 18, на который подают 5сигнал единичного уровня, элемент И19, выход 20 формирователя, которыйэлектрически связан с входом элемента ИЛИ 21, узел 22 коррекции, одноразрядные сумматоры 23 узла, строка 1 Окоммутаторов 24 узла, строка элемен. тов И 25 узла, инвертор 26,Каждая ячейка 8 (фиг.2) содержитодноразрядный сумматор 27, элементИСКЛЮЧАЮЩЕЕ ИЛИ 28, первый вход 29, 15второй вход 30, вход 31. суммы; вход. 32 переноса, первый выход 33, второйвыход 34, выход 35 суммы, выход 36переноса.Номера строк матрицы возрастают 20сверху вниз, а столбцов - слева направо, номера элементов "узла 22коррекции и формирователя 14 возрастают слева направо.Первые входы коммутаторов 9 подключены к выходам элементов 12 ИС-.КЛЮЧАЮЩЕЕ ИЛИ; а вторые входы - квыходам инверторов 11, Первые входыкоммутаторов 1.0 подключены к .входам3 устройства, а вторые - к соответ- З 0ствующим выходам формирователя 14.Первые входы коммутаторов 24, за,исключением первого и (8+1) го, под. ключены к выходам элементов 12 ИСКЛЮ.ЧАЮЩЕЕ ИЛИ, а вторые входы этих коммутаторов - к выходам суммы ячеек 8 .первого столбца; первый вход (М+1)-.гокоммутатора 24 подключен к выходуэлемента 12 ИСКЛЮЧАЮЩЕЕ ИЛИ, а второй - к выходу элемента ИЛИ 21,.пер 40вый вход первого коммутатора 24 подключен к выходу, а второй к входуинвертора 26. Все коммутаторы рабо-тают так, что, если на входах управления 7 присутствует сигнал нулевого.уровня, то к выходам подключаютсяпервые входы, а если единичногоуровня, - то вторые входыСигнал нулевого уровня на входе 7управления устройства настраивает на 50выполнение операции деления, а сигналединичного - на выполнение операцииумножения.Предлагаемое устройство работаетследующим образом. 55Деление в устройстве выполняетсяпо методу деления без восстановленияостатка в дополнительных кодах. 6 4Настройка на деление осуществляется подачей на вход управления 7 сигнала нулевого уровня; при этом (2 М-.1)-разрядное делимое через элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 13, которые здесь выполняют функции логических повторителей:, и. через первые входы коммутаторов 10 поступают на входы ячеек 8 1-й строки 11 -го столбца.Делитель. в Й .разрядовподают через входы 1 устройства на вторые входы ячеек 8 1-й строки. Знаковые разряды кодов операндов расположены перед старшими разрядами мантисс кодов (на фиг,1 знаковые разряды отделены от остальной части кода запятыми), Считается, что по абсолютной величине делитель большеделимого. Исходя из этого, делимое вступает в операцию по отношениюк делителю со сдвигом на разряд всторону старших разрядов, Если знакочередного остатка (делимое считают нулевым остатком) совпадает со знаком делителя, то из сдвинутогона разряд влево очередного остатка вычитается делитель, в противном случае делитель суммируется с ним.Вычитание осуществляется, изменением .знака у.кода делителя на противоположный за счет имеющихся в ячейках 8 элементов ИСКЛЮЧМОЩЕЕ .ИЛИ 28 иэлектрической связи выхода 33 с выходом 32 ячеек Й -го столбца, Таккак элементы И 25 узла коррекции 22 закрыты сигналом нулевого. уровня,то на сумматоры 23 поступают разрядзнака частного, выработанного элементами 11, 12 и 25, и разряды мантиссы, формируемые соответствующимиэлементами ИСКЛЮЧАЮЩЕЕ ИЛИ 12. Всилу того, что деление в дополнительных кодах требует. коррекции результата, то, следуя одному из правил. коррекции, к вычисленному М разрядному коду подсуммируется Щ+ 1)-я цифра частного, дополнительно сформированная, М -й строкой матрицы ячеек. Умножение в устройстве осуществляется старшими разрядами вперед со сдвигом частичных произведений вправо. С целью максимального использования элементов матрицы, уже реализующей операцию деления для выполне-.ния операции умножения, формирование частичных произведений в устройстве осуществляется путем умножения11646978 7кода множимого В на код множителя А, цифры которого представлены в той же двоичной системе, но с цифрами(-1, +1), Причем цифра -1 кодирует-ся сигналом единичного уровня, а 5 цифра +1 - сигналом нулевого уровня. Каждое частичное произведение в этом случае или прямо равно множимому В, или ему же, но с противоположным знаком, т.е,. (-В).Так как мно жимое В в устройстве выражается цифрами (0,1), то ипроизведение на выходах представлено в том же алфавите. Простота перевода в систему с цифрами (-1, +1) позволяет выполнить 15 это преобразование в процессе вычисления произведения. Для представле-. ния множителя А в новом алфавите используется согласно. известным способам представления двоичная система 20 счисления с искусственным весовым членом нгде а, - цифра множителя, равная -1или +1;М - разрядность кода А, представленного двоичной дробью, ЗО "(01"1)-.множитель А соответственнов системе с цифрами (О, 1)и (-1, +1).Причем цифры множителя А(1 определяются через вспомогательный код . 35Э(о,)2,(А, +1), еспи А 0о,) ( 2 (А 1,1-1), если А(0 .В коде А(1 все логические нули заменяют на -1, а единицы оставляют 40 неизменнымиПроизведение в устройстве вычисля. ется по следукицей формуле: МСщ(-В)2+С+ а В 2+К, . (2).где (-В) 2 - дополнение от Ь, т.е,В с противоположнымзнаком, получаемое на. выходах формирователя14 и суммируемое сосдвигом на Й разрядов. вправо,С - нулевая сумма, равнаяподразрядному дополнению цифр множителя АЭ до знакового разрядамножимого В , знак Сравен А С+Вкод Сбформируется с помощью4элементов 13, инвертором 11 и 1-м элементом 12,О, 8 2 - частичное произведение множимого на множитель в системе(-1, +1), сдвинутоенаразрядов вправо,Формируемое в строкахячеек 8 по значениюсигнала на выходе соответствующего инвертора 11,К - корректирующий член,равный знаковому разряду множимого.В, объединенного в логическое ИЛИ с переносом,возникающим на выходе20 формирователя 14.формула (2) получена в результате умножения В на множитель А( . ) выраженный формулой (1).уйПри умножении (на входе 7 сигнал единичного уровня) работают вторые входы коммутаторов 9, 10 и 24, открыты все элементы И. В узле коррекции осуществляется суммирование переносов и информационных битов, формирующихся на выходах переносов и .сумм ячеек 1-го столбца. Результат произведения в дополнительном коде снимается с выходов 5 и 4 устройства. Таким образом, предлагаемое устройство позволяет выполнить в одном устройстве умножениеи.деление в дополнительных кодах, что расширяет его .функциональные возможности.164 б 97 2 Составитель В.ВиногрТехред Т,Маточка Корректор Г.Реше еверфилиал ППП "Патент", г. Узгород, ул. Проектная, 4 едактор Л.Авраменко ю аказ 4187/45 Тираш ВНИИПИ Государств по делам изобр 113035, Москва, Ж10 Подписноеного комитета СССРений и открытийРаушская наб д. 4/5