Устройство для умножения

"июкл ГОСУДАРСТВЕННЫ ПО ДЕЛАМ ИЭОБРЕ МИТЕТ СССР И И ОТКРЫТ ПИСАНИЕ ИЗОБРЕТЕН К А 8 ТОРСКОМУ ЕТЕЛЬСТ У(54)(57) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ,содержащее умножитель, вычитатель,коммутатор, схему сравнения, регистр множимого, регистр множителя,блок управления и первый регистрпроизведения, причем первый и второй информационные входы коммутатора подключены соответственно к первомуи второму входам схемы сравнения, выход коммутатора подключен кпервому входу вычитателя, информационный вход регистра множителяподключен к. входу множителя устройства, вход множимого устройства подключен к информационному входу регистра множимого, выход первого регистра произведения подключен к выходу результата устройства, о т л ичающее с я тем, что, с цельюповышения достоверности функционирования, в него введены второй ре-.гистр произведения и блок памяти,причем блок управления содержит триэлемента ИЛИ, элемент ИЛИ-НЕ, элемент И, элемент задержки и четыретриггера, причем синхровход, входустановки в "0" и выход регистрамножимого подключены соответственнок выходу первого трйггера, входу на-.чальной установки устройства и кадресному входу блока памяти, выход,ЯО 1193668 которого. подключен к первому входуумножителя, второй вход которогоподключен к выходу вычитателя, второй вход которого подключен к выходурегистра множителя, вход установкив 10" и синхровход которого подключены соответственно к входу началь-ной установки устройства и к синхровходу регистра множимого, вход начальной установки устройства подключен к входам установки в "0" первого и второго регистров произведенияи к первым входам первого, второгои третьего элементов ИЛИ, выходыкоторых . подключены соответственнок вод установки в "0" первого,второго и третьего триггеров, выходы которых подключены соответственно к выходу подтверждейия приемаоперандов устройства, первому входу элемента ИЛИ-НЕ и к выходу готовности результата устройства, выходрезультата которого подключен кпервому информационному входу коммутатора, второй информационный и,управляющий входы которого подключенысоответственно к выходу второго регистра произведения и к выходу элемента задержки, вход тактовых импульсов устройства подключен к синхровходу первого триггера и к второмувходу элемента ИЛИ-НЕ, выход которого подключен к синхровходам первогои второго регистров произведения,второму входу первого элемента ИЛИи через элемент задержки к синхро -входу третьего триггера, информационный вход и выход которого подключенысоответственно к выходу схемы сравнения и к второму входу второго элемента ИЛИ,вход подтверждения выдачи1 результата устройства подключен к второму входу третьего элемента ИЛИ, выход которого подключен к входу установки в "1" четвертого триггера, вход установки в "0" и выход которо" го подключены соответственно к выходу первого триггера и к выходу го" товности к приему операндов устройства, вход пуска которого подключен 193668к первому входу элемента И, второйвход и выход которого подключены соответственно к выходу четвертоготриггера и к информационному входупервого триггера, выход которогоподключен квходу установкив 1 второ,го триггера, выход умножителя подключен к информационным входам первогои второго регистров произведения,Изобретение относится к вычисли-тельной технике и может быть исполь-зовано в качестве базового элементапри разработке распределенных и матричных вычислительных устройств, в . 5составе специализированных управляю"щих устройств, а также в качествефункционального расширителя универсальных вычислительных машин, гдетребуется обеспечить повышенную отказоустойчивость к импульсным помехам в информационных каналах.Целью изобретения является повышение достоверности функционирования. 15На фиг.1 изображена функциональ-,ная схема устройства; на фиг.2 функциональная схема блока управления,Устройство содержит регистр 1 20множимого регистр 2 множителя, первый регистр. 3 произведения, умножитель 4, вычитатель 5, коммутатор 6,схему 7 сравнения, блок 8 управления,входы мнбжимого 9 и множителя 1 О устройства, выход 11 результата устройства, входы начальной установки 12, пуска 13, тактовых импульсов14 устройства, выход 15 подтверждения приема операндов устройства,блок 16 памяти, второй регистр 17произведения, вход 18 подтверждениявыдачи результата устройства, выходы готовности 19 результата и готовности 20 к приему операндов устройства 30 Блок управления содержит элементы ИЛИ 21-23, элемент ИЛИ-НЕ 24, ,элемент И 25элемент 26 задержки, триггеры 27-30, вход 31 и выходы 32 ф 1 и ЭЭ блока управления. Устройство реализует рекуррентное соотношение вида:Рк+= А(В-Рк) (1-А), (1) где РР+ - значения произведенияна текущем и следующемшагах рекурсии соответственно;А - множимое;В - множитель;К - номер шага рекурсии,ОсВ с 1, 0 с А с 05.Условием окончания вычислительного процесса в соответствии с вь 1 ражением (1 ) является равенствоРк+ = Рк , (2) Очевидно, что при выполнении условия ( 2 ) согласно (1) процессорный элемент реализует операцию умноженияР=АВ (3)Устройство работает следующим образомНа вход 14 устройства поступают сигналы синхронизации. Исходное состояние устройства задается единичным импульсным сигналом, поступающим на вход 12. При этом выходы регистров 1-3 и 17 устанавливаются в нулевое состояние, на выходе схемы 7 сравнения устанавливается единичный сигнал, выходы 15 и 19 переходят в нулевое состояние, а выход 20 - в единичное. Указанное состояние соответствует режиму .ожидания (запроса ) данных (сомножителей ).При готовности данных на вход 13 устройства поступает единичный сигнал. На выходе 15 блока 8 формируется единичный импульсный сигнал, попожительным перепадом которого в регистры множимого 1 и,множителя 2с входов соответственно 9 и 10 записывается двоичный код сомножителей. Этот же сигнал поступает на выход 15 устройства подтверждения записи данных во входные регистры. Выход,20 устройства переходит в нулевое состояйие, В течение времени действия единичного импульсного сигнала инициируются выходы блока 16, коммутатора 6, на выход которого под ключается информация с регистра 3 произведения, вычитателя 5 и умножителя 4, на выходе которого формируется кодА1-АЕсли РО, то выход схемы 7 пере" ходит в нулевое состояние. После окончания действия импульсного сигнала 15 с выходов 32. й 33 блока 8 управления поступает двухтактная синхрониэирующая последовательность импульсных сигналов, организующая рекурсивный процесс вычисления. Сигналы с выхода 33 блока 8 управления сдвинуты во времени относительно сигнала. с выхода 32 на величину Т для сохранения устойчивого состояния выходов умножителя 4 во время записи информации в регистр 17 или 3. Положительным перепадом первого синхросигнала с выхода 32 блока 8 управления значение Р записывается в. регистр 17. Единичным сигналом с выхода 33 блока 8 управления выход коммутатора 6 подключается к выходу регистра 17 и в течение действия единичного сигнала с выхода 32 .блока 8 управления на выходе умножителя 4 формируется двоичный код АФ который по отрицательному перепаду сигнала с выхода 32 блока 8 управления записывается в регистр 3.Рекурсивный процесс продолжаетсядо тех пор, пока на выходе схемы 7 1 О сравнения не сформируется единичный сигнал, свидетельствующий о выполнении равенстваРкф 1 =Рк= А Единичный сигнал. с выхода схемы 7 сравнения поступает на вход 31 блока 8 управления, в котором выход 19, а, следовательно, и выход 19 устройства переходит в единичное состояние. Это соответствует готовности 2 О,процессорного элемента выдать результирующий код с выхода 11.После передачи информации, на вход 18 устройства поступает единич" ный сигнал подтверждения, По этому сигналу на выходе 19 появляется логический "0", а на выходе 20 - логическая "1". Устройство снова готово к приему новых данных,при этом в отличие от исходного состояния полученное произведение в регистрах 3 и 17 сохранено и может бьть использовано в следующем цикле вычисления как первое приближение, если значения сомножителей изменяются. Тем самым существенно уменьшается число итераций вычислительного пррцесса, что обеспечивает высокое быстродействие устройства при отработке малых приращений сомножителей.аказ 7316/52 4/5 11303 атент", г, Ужгород, ул. Проектная, 4 Тираж 709 ИИПИ Государственного по делам изобретений 5, Москва, Ж, РауПодписи митета открыт кая на