Матричное устройство для умножения

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихреспублик оц 972502(22) Заявлено 060281 (21) 3247221/18-24 РЦМ.Кп.з 0 06 Г 7/52 с присоединением заявки МоГосударственный комитет СССР но делаю изобретений и открытийДата опубликования описания 07.1182(72) Авторыизобретения А.ф.Катков, В.П,Романцов, Л.А,Зайкова и Н.А ститут проблем моделирования в энергетик АН Украинской ССР Заявител54) МАТРИЧНОЕ УСТРОЙСТВО ДЛЯ УМНОЖЕН 5,ледующцов м Изобретение относится к вычислительной технике и .может быть использовано в быстродействующих цифровых арифметических устройствах5Известно матричное вычислительное устройство для перемножения двоичных операндов, которое содержит входные регистры, матрицу вычислительных ячеек и блок суиматоров, причем каждая 1 О вычислительная ячейка содержит эле-мент И и одноразрядный сумматор 1.Недостатком этого устройства является то, что оно осуществляет пере-: множение операндов, заданных только: .:в прямом коде.Известно матричное множительное устройство осуществляющее перемно-. жение двоичных чисел со знаками. Двоичные числа при этом, задаются в .дополнительномкоде. Для перемноже-. ния чисел, заданных обратным кодом, это устройство не предназначено 2.Наиболее близким является устрой. ство для перемножения двоичных операндов, содержащее матрицу вычисли тельных ячеек, каждая из которых со держит элемент И и одноразрядный сумматор, причем первый.и второй вхо ды вычислительной ячейки соединены соответственно с первым и вторым вхо-, 30 дами элемента И, выход которого соединен с одним из входов однораз-, рядного.сумматора, третий и четвертый входы вычислительной ячейки соединены соответственно с вторым и третьим входами одноразрядного сумматора, один из выходов которого соединен с третьим выходом вычислительной ячейки, а другой - с четвер.тым выходом вычислительной ячейки, причем первые выходы вычислительных ячеек каждой строки матрицы соединены с первыми входами последующих вычислительных ячеек той же строки .матрицы, а первые входы вычислительных ячеек первого столбца матрицы являются первыми входами устройства вторые выходы вычислительных ячеек ,каждой строки матрицы соединены соот.вественно с вторыми входами вычислительных ячеек и последующей стро-, ки тех же столбцов матрицы, вторые ;входы вычислительных ячеек .первой .,строки матрицы являются вторыми входами устройстватретьи выходы вычислительных ячеек каждой строки матри- :цы соединены соответственно с третьими входами вычислительных ячеек посей строки последующих столбатрицы, третьи входы вычисли 972502тельных ячеек первой строки матрицыявляются третьими входами устройства,третьи входы вычислительных ячеекпервого столбца матрицы являютсячетвертыми входами устройства, атретьи выходы вычислительных ячеекпоследнего столбца и последней строки матрицы являются первыми выходамиустройства, четвертые выходы вычислительных ячеек каждой строки матрицы соединены соответственно с четвер тыми входами предыдущих вычислительных ячеек той же строки матрицы четвертые выходы вычислительных ячеекпервого столбца матрицы являютсявторыми выходами устройства, а четвер 5тые входы вычислительных ячеек последнего столбца матрицы являются пятымивходами устройства 3.Данное устройство позволяет выполнять лишь .операцию перемножения двоичных операндов в прямых кодах.Цель изобретения - расширение области применения устройства за счетвозможности использования как прямыХ,так и обратных кодов входных операндов.25Указанная цель достигается тем,что в матричном устройстве для умножения, содержащем матрицу вычислительных ячеек, каждая из которых содержит элемент И и одноразрядный сум-З 0матор, причем первый.и второй входывычислительной ячейки соединены соответственно с первым и вторым входами элемента И, первый и второй входы вычислительной ячейки соединены 35с первым и вторым выходами вычислительной ячейки соответственно, выход элемента И соединен с первымвходом одноразрядного сумматора, третий и четвертый входы вычислительной,40ячейки соединены соответственно свторым и третьим входами однораэряд"ного сумматора, выход суммы ксйорогосоединен с третьим выходом вычислительной ячейки, а выход переноса 45соединен с четвертым выходом вычислительной ячейки, причем первые выходывы ислительных ячеек каждой строкиматрицы соединейы с первыми входамипоследующих вычислительных ячеек тойже строки матрицы, первые входы вычислительных ячеек первого столбцаматрицы являются входами множителяустройства вторые входы вычислительных ячеек первой строки матрицы являются входами множимого устройства, 55третьи входы вычислительных ячеекпервой строки матрицы являются входами нулевого значения устройства,а третьи выходы вычислительных ячеевпоследней свроки матрицы являются 60выходами устройства, четвертые выходы вычислительных ячеек каждой стро"ки матрицы соедйнены последовательнос четвертыми вхоДами предыдущих вычислительных ячеек той же строки мат рицы, вторые выходы вычислительных ячеек каждой строки матрицы соединены соответственно с вторыми входами вычислительных ячеек последующих строк последующих столбцов матрицы, а вторые выходы вычислительных ячеек последнего столбца матрицы . соедин ны с вторыми входами вычислительных ячеек первого столбца последующих строк матрицы, третьи выходы вычислительных ячеек каждой строки матрицы соединены соответственно с третьими входами вычислительных ячеек последующей строки тех же столбцов матрицы, четвертые выходы вычислитейных ячеек первого столбца каждой строки матрицы соединены с четвертыми входами вычислительных ячеек последнего столбца той же строки матрицы.На фиг. 1 представлена блоксхема устройства; на фиг. 2 - блоксхема вычислительной ячейки.Устройство содержит матрицу вычислительных ячеек 1, входы 2-4, выходы 5. Каждая вычислительная ячейка 1 содержит одноразрядный сумматор б и элемент И 7. Первые выходы вычислительных ячеек 1 каждой строкиматрицы соединены с первыми входамипоследующих вычислительных ячеек 1той же строки матрицы, первые входывычислительных ячеек 1 первого столбца матрицы являются входами 2 устройства, вторые выходы вычислительных ячеек 1 каждой строки матрицы соединены соответственно с вторыми Входами вычислительных ячеек 1 последующих строк последующих столбцов матрицы, вторые входы вычислительных ячеек 1 первой строки матрицы являются входами 3 устройства, вторые выходы Вычислительных ячеек 1 последнего столбца матрицы соединены с вторыми входами вычислительных ячеек 1 первого столбца последующих строк матрицы, третьи выходы вычислительных ячеек 1 каждой строки матрицы соеди" нены соответственно с третьими входами вычислительных ячеек 1 последующей строки тех же столбцов матрицы, третьи входы вычислительных ячеек 1первой строки матрицы являются входами 4 устройства, третьи выходы вычислительных ячеек 1 последней строки матрицы являются выходами 5 устройства, четвертые выходы вычислитеяьных ячеек 1 каждой строки матрицы соединены с четвертыми входами предыду щих вычислительных ячеек 1 той же строки матрицы, четвертые выходы вычислительных ячеек 1 первого столбца каждой строки матрицы соединены с четвертыми входами вычислительных ячеек 1 последнего столбца тех жестрок матрицы.Первый и ВторОЙ Входы Вычислитель ной ячейки 1 соединены соответственно с первым и вторым входами элемента И 7, выход которого соединен с первым из входоводноразрядного сумматора б, третий и четвертый входы вычислительной ячейки 1 соединены соответственно с вторым и третьим входами одноразрядного суюатора б, выход суммы которого соединен с третьим выходом вычислительной ячейки 1, а выход переноса соединен с четвертым выходом вычислительной ячейки 1.Число вычислительных ячеек в каждой строке матрицы и число строк устройства определяются как а, где араэрядыость мыожимого и множителя.Кратко изложим алгоритм перемножения двоичных операндов в обратных кодах с неявной коррекцией произведения, который используется в устройствеПеремножение двоичных операндов в обратных кодах. Представление двоичных операндов в обратных, кодах необходимо для выполнения операции умножения отрицательных двоичных операндов. Представление отрицательных двоичных операндов в обратном коде имеетвидИ1 + (1 - 2 ) " а/ = 2 - 2-/а/Д,где е - разрядность операндов, /а/- модуль двоичного операнда.Произведение двух отрицательныхдвоичных операндов есть псевдопроиэ" ведение .. Для получения правильного результата в процессе выполнения умножения выполняется коррекция, т.е. к псевдопроизведению прибавляется выражение- 1(2 - 2 фф) - (2 " 2 ш) Га/- (2 - 2 ф) / с /,1.При умножениы двоичных операндов в обратных кодах в устройстве за счет соответствующих выутриматричных соединений коррекция выполняется неявно в процессе умножения, результат получается в обратном коде.П р и м е р. Множимое1. 1101011111 -532Иыожитель1, 0100011111 -2332 1 1101011111 0 0000000000 1 1111010111 0 0000000000 0 0000000000 0 0000000000.0 0000000000., 1 01111 Ж 1 О 0 1011111111 1 0101111111 Состояние 1 выходов выходов элементов и каждой строкиматрицы,1 10101111110 0001110011 4 1151024Перемножение двоичных операндовв прямых кодах, Так как представлениеположительных двоичных операндов вобратном коде совпадает с их представлением в прямом коде, операция выполняется вышеуказанным способам.10 Операция умножения двоичных операндов с разными знаками, представленных в обратных кодах, выполняется аналогичным образом.Устройство работает следующим об разом.Пры Выполнении операции умножениядвоичных щ-разрядных операндов вобратных кодах от старших разрядовмножителя на входы 2 устройства пос тупают разряды множителя, причемзнаковый разряд множителя поступает,на первый вход вычислительной ячейки 1 первой строки первого столбцаматрицы, на последующие (щ) первым 2 входов вычислительных ячеек 1.последукщих строк первого столбца матрицы ф поступают разряды множителя в порядке убывания их весов. На входы 3устройства поступают разряды множимоЗ 0 го, причем знаковый разряд множимогопоступает на второй вход вычислительной ячейки 1 первой строки первогостолбца матрицы, (а) разрядов множимого поступают на вторые входы 2вычислительных. ячеек 1 первой стро- И ки последующих столбцов матрицы впорядке убывания их весов. При этомдиапазон изменения кодов множимогои множителя ограничивается разрядамикода произведения. На входы 4 устрой ства подается код "О". Элементы И 7вычислительных ячеек 1 первой строкиматрицы формируют частичное произведение старшего разряда множителяна множимое. Одноразрядные суммато ры б вычислительных ячеек 1 каждойстроки матрицы производят суммирование частичных произведений. Окончательный результат операции - произведение в обратном коде с разрядноср тью а формируется на выходах сумм.а-разрядных двоичных операндов в прямых кодах от старших разрядов множителя выполняется аналогичным образом, так как представление положительного числа в обратном коде совпадает с его представлением в прямомкоде,Таким ббраэом, предлагаемое устройство обладает расширенной областьюприменения по сравнению с известным 6 З и позволяет произвести неявную кор 97250.2Формула изобретения 5 оМатричное устройство для умножения, ц ,содержащее матрицу вычиелительных у ячеек, каждая из которых содержит и элемент и и одноразрядный сумматор, в причем первый и второй входы вычис к лительной ячейки соединены соответст- о 1 венно с первым и вторым входами эле- л мента И, первый и второй входы вычис- п лительной ячейки соединены с первым и вторым выходами вычислительной ячей-,5 л ки соответственно, выход элемента И в ;соединен с первым входом одноразряд- и ного сумматора, третий и четвертый м ,:входы вычислительной ячейки соедине- н ,ны соответственно с вторым и третьим 2 д входами одноразрядного сумматора, вы- в ход суммы которого соединен с третьим . выходом вычислительной ячейки, а.выход переноса соединен с четвертым п выходом вычислительной ячейки, при р чем первые выходы вычислительных яче- в ек каждой строки матрицы соединеныс с первыми входами последующих вычислительных ячеек той же строки матрицы,первые входы вычислительных ячеек п первого столбца матрицы являютсявходами множителя устройства, вторые входы вычислительных ячеек первой строки матрицы являются входами мно- жимого устройства, третьи входы Р ,вычислительных ячеек первой строки , И матрицы являются входами нулевого р значения, устройства, а третьи выходы вычислительных ячеек последнейстроки матрицы являются выходами рекцию результата в процессе умножения. устройства, четвертые выходы вычислительных ячеек каждой строки матрицысоединены последовательно с четвертыми входами предыдущих вычислительных ячеек той же строки матрицы,т л и ч а ю щ е е с я тем, что, селью расширения области применения.стройства за счет как прямых, такобратных кодов входных операндов,торые выходы вычислительных ячеекаждой строки матрицы соединены сответственно с вторыми входами вычисительных ячеек последующих строкоследующих столбцов матрицы, а вто"ые выходы вычислительных ячеек поседнего. тупают разрядыСоединены сторыми входами вычислительных ячеекервого столбца последующих строкатрицы, третьи выходы вычислитель-,ых ячеек каждой, строки матрицы соед.- инены соответственно стретьимиходами вычислительных ячеек послеющей строки тех же столбцов матрицы,етвертые выходы вычислительных ячеекервого столбца каждой строки матицы соединены с четвертыми входамиычислительных ячеек последнеготолбца той же строки матрицы.Источники информации,ринятые во внимание при экспертизе1. Карцев М.А. Арифметика цифровыхашин. М., "Науками, 19 б 9, с. 448.2. ОеЬие 11 ег 91111 аа Г. ейа 1.ИОВ/0 согге 1 аеог апд ацсс 1 р 11 ег.гос 1 ЕЕЕ йай; Аегоарасе апд Еестгоп, Социо (МАЕСОМ УЬ), Оауйоп, 1974,р; 252-259.3. Карцев И.А. Арифметика цифровыхашин. М., .фНаука", 19 б 9,с. 438972502 А.К риз атентф, г.ужго л.Проектная,филиал Заказ 8518/41 ВНИИПИ Г по дел 113035, Составитель В,БерезкинТехредМ.Гергель Корректор М.Демчик Тираж 731 Подписноесударственного комитета СССРизобретений и открытийсква, Ж, Раушская наб., д 4/5