Матричное множительное устройство

О П И С А Н И Е (и 942003ИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союэ СоветскихСоциалистическихРеспублик(23) Приоритет - Опубликовано 07,07.82. Бюллетень М 25 по делам изобретений и открытийДата опубликования описания 07 . 07 . 82(72) Авторы изобретения Л,П.Диденко, Ю,С.Ицкович, Л,Я.Лапкин, В. Г, Носов и А, Н. Шполянский тЦи;. 7) Заявител 54) МАТРИЧНОЕ МНОЖИТЕЛЬНОЕ УСТРОЙСТВ Изобретенльной технразличных относится к вычисли- и может применяться ровых комплексах, наровой фильтрации,пример, дл ля 5ва в Наишени ее близким по предлагаемому содержащее выч ъединенные в К техническому является ус ислительные роиствоо блоки,линеек их венэтомия Г 13. эрядность первого сомно Иители; и количество разрядов, на Известно матричное устройумножения и сложения, содержрегистра сомножителей и матрполусумматоров с вентилями нРазрядные выходы регистров стелей подключены к вентилямтаким образом, что каждый равого сомножителя на одном иэподключен В паре с каждым равторого сомножителя, Выходнылы вентилей складываются наматорах, образующих матричнутуру, суммирующую все выходнлы вентилей в соответствии ссами, определяемыми номерамидов сомножителей, сигналы коподаны на входы соотватствующтилей. На выходе матрицы приформируется сигнал произведе щее дцувходе. множиопарноряд первентилей рядомсигна- олусум- струке сигнаих ве- разря 2 орых Недостатком известного устроиства является невозможность умножения чисел с произвольным знаком, представленных, например, в дополнительном коде, так как в структуре устройства отсутствуют какие-либо средства для умножения отрицательных чисел, что сужает область его применения. Кроме того, устройство отличается высокой сложностью, обусловленной построением матрицы на полусумматорах, требуемое количество которых велико и равно удвоенному произведению количества разрядов в первом сомножителе на количество разрядов во втором сомножителе.3 9 Й 200 20 ответствующего вычислительного блока, входы переноса многоразрядного сумматора являются входами переноса соответствующего вычислительного блока, вторые входы многоразрядного сумматора являются входами частичного результата вычислительных блоков 21.ЗОНедостатком известного устройства является невозможность умножать на нем числа с произвольным знаком в правок, группа из Й двухвходовых эле 45 ментов И-НЕ, группа из М двухвходовых элементов И-НЕ, сумматор переносов и блок формирования знака произведения, причем выход блока формирования знака произведения является50 знаковым выходом устроиства, первые входы элементов И-НЕ группы из М двух 55 которые разбивается первый сомножитель; М - разрядность второго сомножителя; п 1=М), каждый из которыхвключает в себя пффф-разрядные умножители и многоразрядный сумматор, причем П информационных входов каждогоумножителя соединены соответственно с разрядными входными шинами первогосомножителя устройства, п 1 информационных входов каждого умножителя соединены соответственно с разряднымивходными шинами второго сомножителяустройства, информационные входы умножителей являются соответствующимиинформационными входами вычислительных блоков, выходы умножителей каждого вычислительного блока соответственно соединены с первыми входамимногоразрядного сумматора, выходыкоторого являются соответствующимивыходами вычислительных блоков, выходы переноса многоразрядного сумматора являются выходами переноса содополнительном коде, так как в структуре устройства отсутствуют элементы; обрабатывающие сомножители с произвольным знаком, что ограничивает область его применения,Цель изобретения - расширение оЬ- ласти применения путем обеспечения умножителя чисел с произвольным знаком в дополнительном коде,Поставленная цель достигается тем,что в устройство введены сумматор повходовых элементов И-НЕ соединены с соответствующими разрядными входными шинами второго сомножителя, а вторые входы объединены и подключены к шинеч знака первого сомножителя устроиства,первые входы элементов И-НЕ группы иэ й двухвходовых элементов И-НЕ сое 1 О 15 3 4дине ны с соот вет ст вующи ми разрядными входными шинами первого сомножителя, а вторые входы объединены и подключены к шине знака второго сомножителя, входы первой группы сумматора поправок соединены соответственно с выходами М элементов И-НЕ группы из М двухвходовых элементов И-НЕ, входы второй группы сумматора поправок соединены соответственно с выходами М элементов И-НЕ группы из й двухвходовых элементов И-НЕ, выходы суммы сумматора поправок соответственно соединены с входами сумматора переносов, выход переноса из старшего разряда которого соединен с первым входом блока формирования знака произведения, второй вход которого соединен с выходом переноса из старшего разряда сумматора поправок, а третий вход - с выходом переноса старшего вычислительного блока последней линейки, выходы переноса старших вычислительных блоков остальных линеек объединены и подключены к входу переноса сумматора переносов, выход переноса младшего вычислительного блока каждой линейки соединен с входом переноса старшего вычислительного блока этой же линейки, входы переноса сумматора поправок и младшего вычислительного блока последней линейки объединены и подключены к шине установки единицы устройства, вход переноса и входы частичного результата младшего вычислительного блока объединены и подключены к шине округления устройства, выходы М-И элементов И-НЕгруппы из двухвходовых элементов И-НЕ соответственно соединены с младшими входами частичного результата старшего вычислительного блока первой линейки, Н старших входов частичного результата старших вычислительных блоков каждой линейки соединены с со.ответствующими выходами сумматора переносов, половина младших входов частичного результата младших вычислительных блоков каждой последующей линейки соответственно соединены с половиной старших выходов младших вычислительных блоков каждой предыдущей линейки, половина младших выходов старших вычислительных блоков каждой предыдущей линейки соответственно соединены с половиной старших входов частичного результата младших вычислительных блоков каждой последующей линейки, половина старших вы 5 9420ходов старшего вычислительного блокакаждой предыдущей линейки соответственно соединены с половиной младшихвходов частичного результата старшего вычислительного блока каждой последующей линейки, выходы вычислительных блоков последней линейки являются выходами устройства, четвертыйвход блока формирования знака произведения соединен с шиной знака первоого сомножителя, пятый вход блока формирования знака произведения соединен с шиной знака второго сомножителя.В устройстве блок формированиязнака произведения содержит четыре 15элемента НЕ, двухразрядный сумматор,элемент И, причем входы первого, второго, третьего и четвертого элементов НЕ соответственно соединены стретьим, первым, четвертым и пятымвходами блока формирования знака произведения, выходы элементов НЕ соединены соответственно с информационными входами двухразрядного сумматора,вход переноса младшего разряда которого соединен с вторым входом блокаформирования знака произведения, выход переноса сумматора младшего разряда соединен с входом переноса сумматора старшего разряда, выход переноса которого соединен с первым входом элемента И, второй выход которого соединен с выходом суммы сумматора младшего разряда, а выход является выходом блока формирования знака35произведения.На фиг.1 представлена структурнаясхема матричного множительного устройства; на фиг.2 - вычислительный блокустройства,40Устройство содержит вычислительныеблоки 1, объединенные в линейки 2,образующие матрицу 3 умножения, шинупервого сомножителя, шину 5 второго сомножителя, группу из М двухвхо 45довых элементов И-НЕ 6, шину 7 знакавторого сомножителя, группу из Мдвухвходовых элементов И-НЕ 8, шину9 знака первого сомножителя, сумматор10 поправок, шину 11 установки единицы, сумматор 12 переносов, шину 1350округления, блок 14 формирования знака произведения, который содержитдвухразрядный сумматор 15, элементыНЕ 16, элемент И 17Вычислительный блок 1 состоит изэлементов И 18, одноразрядных сумматоров 19 на три входа, одноразрядныхсумматоров 20 на два входа и элемен 03 6та ИЛИ 21, которые образуют пфа-разрядный умножитель 22, выходы умножителя соединены соответственно с первыми входами сумматоров 20, образующих многоразрядный сумматор 23.В устройстве и информационных входов каждого вычислительного блока 1 соединены соответственно с разрядными входными шинами 4 первого сомножителя устройства, щ информационных входов - с шинами 5 второго сомножителя устройства, информационные входы умножителей 22 являются соответствующими инфоомационными входами вычислительных блоков 1, выходы умножителей 22 каждого вычислительного блока 1 соответственно соединены с первыми входами многоразрядного сумматора 23, выходы которого являются соответствующими выходами вычислительных блоков 1, выходы переноса многоразрядного сумматора 23 являются выходами переноса соответствующего вычислительного блока 1, входы переноса многоразрядного сумматора 23 - входами переноса соответствующего вычислительного блока 1, вторые входы многоразрядного сумматора 23 являются входами частичного результата вычислительных блоков 1.Выход блока 14 формирования знака произведения является знаковым выходом устройства, первые входы группы из М двухвходовых элементов И-НЕ 8 соединены с соответствующими разрядными входными шинами 5 второго сомножителя, а вторые входы объединены и подключены к шине 9 знака первого сомножителя устройства, первые входы группы из М двухвходовых элементов И-НЕ 6 соединены с соответствующими разрядными входными шинами 4 первого сомножителя, а вторые входы объединены и подключены к шине 7 знака второго сомножителя. Входы первой группы сумматора 10 поправок соединены соответственно с выходами М элементов И-НЕ 8, входы второй группы - с выходами й элементов И-НЕ 6, выходы суммы сумматора 10 поправок соответственно соединены со входами сумматора 12 переносов, выход переноса из старшего разряда которого соединен с первым входом блока 14 формирования знака произведения, второй вход которого соединен с выходом переноса из старшего разряда сумматора 10 поправок, а третий вход - с выходом пере 7 9420 носа старшего вычислительного блока1 последней линейки,Выходы переноса старших вычислительных блоков 1 остальных линеек объединены и подключены к выходу переноса сумматора 12 переносов, выход переноса младшего вычислительного блока/ 1 каждой линейки соединен с входом переноса старшего вычислительного блокаэтой же линейки, входы 1 в переноса сумматора 10 поправок и младшего вычислительного блока 1 последней линейки объединены и подключены к шине 11 установки единицы устройства. Выход переноса и входы 15 частичного результата младшего вычислительного блока 1 объединены и подключены к шине 13 округления устройства, выходы И-М элементов б И-НЕсоответственно соединены с младшимивходами частичного результата старшего вычислительного блока 1 первой линейки, М старших входов частичного результата старших вычислительных блоков 1 каждой линейки соединены с соответствующими выходами сумматора12 переносов.Половина младших входов частичного результата младших вычислительных блоков 1 каждой последующей линейки соответственно соединены с половинойстарших выходов младших вычислительных блоков 1 каждой предыдущей линейки, половина младших выходов старших вычислительных блоков 1 каждойпредыдущей линейки соответственносоединены с половиной старших входовчастичного результата младших вычислительных блоков 1 каждой последующей линейки, половина старших выхо 40дов старшего вычислительного блока 1каждой предыдущей линейки соответственно соединены с половиной младших входов частичного результата старшего вычислительного блока 1 каждой последующей линейки. Выходы вычислительных 5 блоков 1 последней линейки являются выходами устройства, четвертый вход блока 14 формирования знака произведения соединен с шиной 9 знака первого сомножителя, пятый вход блока 5 В 14 формирования знака произведения соединен с шиной 7 знака второго сомножителя.В блоке 14 формирования знака55произведения входы первого, второго,третьего и четвертого элементов НЕ 1 бсоответственно соединены с третьим,первым, четвертым и пятым входами 03 8блока 14 формирования знака произведения, выходы элементов НЕ 1 б соединены соответственно с информационными входами двухразрядного сумматора 15, вход переноса младшего разряда которого соединен с вторым входом блока 14 формирования знака произведения, выход переноса сумматора 15 младшего разряда соединен с входом переноса сумматора 5 старшего разряда, выход переноса которого соединен с первым входом элемента И 17, второй выход которого соединен с выходом суммы сумматора 15 младшего разряда, а выход является выходом блока 14 формирования знака произведения.Устройство работает следующим образом.Разряды сомножителей в дополнительном коде поступают на шины 4 и 5, а их знаковые разряды - соответственг но на шины 9 и 7,. Сигналы с шин 4 и 5 поступают на первые и вторые входы соответствующих вычислительных блоков 1, в результате чего на числовых выходах устройства формируется предварительный результат умножения. Одновременно разряды сомножителей и их знаков поступают на элементы И-НЕ б и 8 и далее на входы сумматора 10 поправок и на соответствующие И-М входов частичного результата вычислительных блоков 1. С выхода сумматора 10 поправок сигнал поступает на сумматор 2, где складывается с переносами из матрицы 3 умножения, и поступает на М старших входов частичного результата матрицы 3 умноженияПри этом на выходе матрицы 3 умножения с учетом единичных сигналов, поступающих от шины 11 установки единицы на входы переносов в младшие разряды сумматора 1 О поправок и последней линейки 2, формируется сигнал окончательного результата умножения, а при подаче сигнала ьт шины 1 3 округления формируется сигнал округленного результата умножения, Одновременно сигналы переносов из сумматоров 10 и 12 и матрицы 3 умножения поступают на блок 14 формирования знака произведения, где перенос сумматора 10 поправок складывается в младшем разряде сумматора 15 с инверсиями переносов сумматора 12 переносов и матрицы 3 умножения и далее в старшем разряде сумматора 15 - с инверсиями знаков сомножителей, а переФормула изобретения 9 94200 нос из старшего разряда сумматора 15 и сигнал выхода его младшего разряда поступают на элемент И 17, на выходе которого формируется знаковый сигнал произведения, 5Действительно, при умножении положительных сомножителей, когда знаковые сигналы равны нулю, на выходах элементов И-НЕ 6 и 8 формируются единичные сигналы во всех разрядах, 1 О которые при сложении в устройстве с учетом сигнала от шины 11 установки единицы Формируют нулевую поправку, вводимую в матрицу 3 умножения, и два сигнала переноса, один из которых 15 формируется на выходе сумматора 10 поправок, а второй - на одном из двух выходов переносов: сумматора 12 переносов или матрицы 3 умножения. При сложении их в сумматоре 15 формирует ся двоичный код " 110", а на выходе элемента И 17 - нулевой сигнал, соответствующий положительному результату умножения.В случае, если один из сомножите лей положительный, а другой отрицательный, на выходах элементов И-НЕ 6 и 8 Формируются инверсный сигнал положительного сомножителя и единичные сигналы во всех разрядах на выходах 5 элементов И-НЕ 6 и 8, подключенных к шине отрицательного сомножителя. При сложении их с сигналом от шины 11 установки единицы формируется поправка к предварительному Результату умножения, представляющая собой дополнительный код положительного сомножителя, умноженного на коэффициент (-1), и перенос из сумматора 10 поправок. При сложении предварительного результата умножения с такой поправкой формируется окончательный результат умножения, а на выходе сумматора 5 Формируется код "101 нкоторый приводит к появлению на выходе эле 45 мента И 17 единичного сигнала, соответствующего отрицательному результату умножения.В случае, когда оба сомножителя отрицательные, поправка, поступающая с выхода сумматора 1 О поправок и50 младших разрядов элементов И-НЕ 6, с учетом сигнала от шины 11 установки единицы представляет собой дополнительный код суммы сомножителей, умноженной на коэффициент (-1). При 55 этом сигнал на выходе сумматора 15 не может превысить кода "011 н что приводит к формированию на выходе 3 10элемента И 17 нулевого сигнала, соот вет ствующе го положительному резул ьтату умножения.Таким образом, предлагаемое устройство позволяет умножать сомножители произвольного знака с использованием матричного принципа умножения непосредственно в дополнительных кодах беэ существенных затрат времени и оборудования.на преобразование кодов сомножителей. Эффективность предлагаемого технического решения особенно высока при использовании в специализированных цифровых комплексах, где вследствие высоких требований к скорости вычислений недопустимо тратить дополнительное время на преобразование кодов сомножителей. Матричное множительное устройство, содержащее вычислительные блоки объединенные в К линеек (К=- МП разрядность первого сомножителя; и количество подразрядов, на которые разбивается первый сомножитель; М разрядность второго сомножителя;ю=М) каждый из которых включает в себя пцщ-разрядные умножители и многоразрядный сумматор, причем и информационных входов каждого умножителя соединены соответственно с разрядными входными винами первого сомножителя устройства, в информационных входов каждого умножителя соединены соответственно с разрядными входными шинами второго сомножителя устройства, информационные входы умножителей являются соответствующими информационными входами вычислительных блоков, выходы умножителей каждого вычислительного блока соответственно соеди" иены с первыми входами многоразрядного сумматора, выходы которого являются соответствующими выходами вычислительных блоков, выходы переноса многоразрядного сумматора являются выходами переноса соответствующего вычислительного блока, входы переноса многоразрядного сумматора являются входами переноса соответствующего вычислительного блока, вторые входы многоразрядного сумматора являются входами частичного результата вычислительных блоков, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения за счет обеспечения умножения чисел с произвольнымзнаком в дополнительном коде, в него введены сумматор поправок, группа из й двухвходовых элементов И-НЕ, группа из М двухвходовых элементов И-НЕ,сумматор переносов и блок формирования знака произведения, причем выход блока формирования знака произведения является знаковым выходом устройства, первые входы элементов И-НЕ группы из М двухвходовых элементов И-НЕ соеди нены с соответствующими разрядными входными шинами второго сомножителя, а вторые входы объединены и подключены к шине знака первого сомножителя устройства, первые входы элементов 15 И-НЕ группы из М двухвходовых элементов И-НЕ соединены с соответствующими разрядными входными шинами первого сомножителя, а вторые входы объединены и подключены к шине знака второго щ сомножителя, входы первой группы сумматора поправок соединены соответственно с выходами М элементов И-НЕ группы из М двухвходовых элементов И-НЕ, входы второй группы сумматора р 5 поправок соединены соответственно с выходами М элементов И-НЕ группы из М двухвходовых элементов И-НЕ, выходы суммы сумматора поправок соответственно соединены с входами сумма-ЗО тора переносов, выход переноса из старшего разряда которого соединен с первым входом блока формирования знака произведения, второй вход которого соединен с выходом переноса из старшего разряда сумматора поправок, а третий вход - с выходом переноса старшего выцислительного блока последней линейки, выходы переноса старших вычислительных блоков остальных линеек объединены и подклюцены к входу переноса сумматора переносов,выход переноса младшего вычислительного блока каждой линейки соединен с входом переноса старшего выцислитель 45 ного блока этой же линейки, входы переноса сумматора поправок и младшего вычислительного блока последней линейки объединены и подключены к шине установки единицы устройства,50 вход переноса и входы частичного результата младшего вычислительного блока объединены и подключены к шине округления уатройства, выходы М-й элементов И-НЕ группы иэ М двухвходовых элементов И-НЕ соответственно55 соединены с младшими входами частичного результата старшего вычислительного блока первой линейки, М старших входов цастичного результата старших выцислительных блоков каждой линейки соединены с соответствующими выходами сумматора переносов, половина младших входов частичного результата младших вычислительных блоков каждой последующей линейки соответственносоединены с половиной старших выходов младших вычислительных блоков предыдущей линейки, половина младшихвыходов старших вычислительных блоковкаждой предыдущей линейки соответственно соединены с половиной старших входов частичного результата младшихвычислительных блоков каждой последующей линейки, половина старших выходов старшего вычислительного блока каждой предыдущей линейки соответственно соединены с половиной младших входов частичного результата старшего вычислительного блока каждой последующей линейки, выходы вычислительных блоков последней линейки являютсявыходами устройства, четвертый входблока формирования знака произведениясоединен с шиной знака первого сомножителя, пятый вход блока формирования знака произведения соединен с шиной знака второго сомножителя.2, Устройство по и, 1, о т л ич а ю щ е е с я тем, что блок формирования знака произведения содержит четыре элемента НЕ, двухразрядный сумматор, элемент И, причем входы первого, второго, третьего и четвертого элементов НЕ соответственносоединены с третьим, первым, четвертым и пятым входами блока формирования знака произведения, выходы элементов НЕ соединены соответственно синформационными входами двухразрядного сумматора, вход переноса младшего разряда которого соединен с вторым входом блока формирования знака произведения, выход переноса сумматора младшего разряда соединен с входом переноса сумматора старшего разряда, выход переноса которого соединен с первым входом элемента И, второй выход которого соединен с выходомсуммы сумматора младшего разряда, авыход является выходом блока формирования знака произведения.Источники информации, принятые во внимание при экспертизе1. Авторское свидетельство СССР Ю 169881, кл. 6 06 С 7/39, 1961.2, Авторское свидетельство СССР Ю 600 Я 4,кл. С 06 С 7/Я,1975(прототип).