Устройство для деления

(72) Авторы изобретения Н. И. Глотов, Г. В Гайдученко и Е. П, Пан Таганрогский рацнотехннческнй институт нм. В. Д. Калмыкова(54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ Изобретение относится к вычислительной технике н .может быть использовано в цифровых вычислительных машинах для депения двоичных чиселИзвестно устройство для деления чисеп в двоичном коде без восстановления остатка, содержащее сумматор, логические схемы И, ИЛИ, схему сочетания жаков." Это устройство обладает сравнитепно небольшим быстродействием, так как для определения П -цифр частного выполняется й -одинаковых циклов. Каждый цикл состоит нз двух тактов 1.Известно также устройство, содержа 1- щее сумматор, счетчик, регистры, элементы задержки и элементы И 2Это устройство обладает небольшим быстродействием, так как для попученкя каждого разряда частного требуется сурн такт, а следовательно, для получения П разрядов частного - и тактов.Известно устройство для деления, сэ держащее матричный сумматор, элементы И, ИЛИ, триггеры, причем первые входы сумматоров первого ряда матрицысоединены с шинами разрядов делимогов прямом коде, а ко вторым входамсумматоров всех рядов матрицы лодюпочены шины разрядов делителя в дополнительном коде, первые входы и выходысумматоров предыдущего ряда матрицычерез соответствующие две группы эле , ментов И и группу элементов ИЛИ подюпочены ко входам сумматоров всех последующих рядов матрицы со сдвигом наодин разряд влево, причем управляющиевходы каждой из групп элементов Иподсоединены к шинам разрядов частного 15и ко входу ттзвтера, соответствующегоданному ряду сумматоров 13.Недостатком этого устройства является некоторая избыточность аппаратуры,связанная, в частности, с наличием всхеме устройства триггеров Шмидта,чго также нескопько снижает быстродействие устройства.Наиболее бпнэким к изобретению является устройство для деления матричною3 7134 15 2625 30 35 40 45 50 55 й 3 94пп 1 а, содержащее в каждой ячейке одноразрядный сумматор, оан вход которогоподключен через элемент ИЛИ к выходам двух элементов И, выход одноразрядного сумматора 1 -ой строки и 1 -гостолбца матрицы подключен к одному извходов одноразрядного сумматора ( 1 ++1)-й строки и ( 1 -1)-го столбца матрицы, кроме того, в каждой ячейке содержится два сумматора по модулю два,первые входы которых в каждой строкематрицы подключены к первой шине управления, вторые входы первого сумма-тора по модулю два в каждой строкематрицы подключены ко второй шине управления и к одному из входов первогоэлемента И, вторые входы вторых сумматоров по модуюпо два в каждом столбце матрицы подключены к одному извходов второго элемента И и к входуустройства, выходы сумматоров по модулю два подключены к друтнм входам соответствуюпщх элементов И 4 .Недостатком этого устройства является некоторая избыточность оборудования, связанная с его дублированием вкаждой ячейке,Цель изобретении - сокращение количества оборудования,Указанная цель достигается тем, что в устройство для деления, содержащее (Н -1) двоичных сумматоров (П - число разрядов операндов), элементы И, ИЛИ и НЕРАВНОЗНАЧНОСТИ, прячем первый вход 1 -го разряда ( 1 1, , П ) первого сумматора подключен к шине соответствующего разряда делимого устройства, первый вход каждого разряда-го сумматора (2, , и -1) подключен к выходу предыдущего разряда (д -1)-го сумматора, второй вход каждого разряда )С -го сумматора (= = 1, , П -1) подключен к выходу соответствующего элемента ИЛИ 1 с -ой группы, входы которого подключены к выходам соответствующих элементов И 1 с -й и 21 с -й групп, первый вход каждого элемента И 1 с -й группы соединен с шиной соответствующего разряда делителя устройства, выход первого элемента НЕРАВНОЗНАЧНОСТИ соединен с вторым входом старшего элейента И первой группы, выход старшего разряда )( -го сумматора соедийен с первым входом (1 с + 1)-го элемента НЕРАВНОЗНАЧНОСТИ, выход которого соединен с первым входом старшего элемента И (+1)- группы, введены элементы РАВНОЗНАЧНОСТИ, причем входы первых элементовНЕРАВНОЗНАЧНОСТИ и РАВНОЗНАЧНОСТИ подключены к шинам знаковых разрядов делимого и делителя устройства,выход первого элемента НЕРАВНОЗНАЧНОСТИ соединен с вторыми входамимладших элементов И первой группы,первые входы элементов И 2 1 -й групы соединены с шннами соответствующих разрядов дополнительного кода делителя, вторые входы элементов И. 2)с -йгруппы соединены с выходом ( -го элемента РАВНОЗНАЧНОСТИ, входы 8 -гоэлемента РАВНОЗНАЧНОСТИ ( 0 = 2,, П ) соедийены с выходом старшегор,да(Е 1) .знакового разряда делителя устройства,второй вход 1 -го элемента НЕРАВНОЗНАЧНОСТИ соединен с шиной знаковогоразряда делителя устройства.На чертеже представлена схема устройства.Устройство содержит П -1 сумматоров 1 1 и 1 ф 1 э 111 1Я фф 1элемейтов ИЛИ 2 А, 2,211 1,2(П -1) групп элементов И 31, 32,311 1, 41, 4, , 4 п 1, элементыНЕРАВНСВНАЧНОСТИ 51, 5, ,5 д 1, 5 П, элементы РАВНОЗНАЧНОСТИ61, 6, , 61 1, 6 пшины 74,7 П. 1, 711 делителя (прямого кода);шины 81, 8 й , 81 дополнительного кода делителя; шины 9 и 10 знаковых разрядов делимого и делителя;щины 11, ., 1111 4, 11 п делимогошины значений 124, 1212113, 13, , 13 1 прямого и инверсного частного.Устройство работает следующим образом.Операция деления начинается с анализа знака делимого и делителя, которые подаются по шинам 9 и 10 на элементы НЕРАВНОЗНАЧНОСТИ 5, и РАВНОЗНАЧНОСТИ 6. Если знаки одинаковые, то срабатывает элемент РАВНОЗНАЧНОСТИ 6 4 и групйа элементовИ 4, и на вход сумматора 14 подаетсяделитель в дополнительном коде, который поступает по шинам 8, Если же знакиделимого и делителя не совпадают, тосрабатывает элемент НЕРАВНСОНАЧНССТИ 5 и срабатывает группа элементов И 3, и на вход сумматора 1подается делитель в прямом коде пошинам 7, На другие входы всех разрядов сумматоров 11, 1,, 1 Пподается .код делимого по шинам 11, Знак5 943713остатка с выхода старшего разрядаФсумматора 10 подается на элементыННЕРАВНОЗНАЧНОСТИ 42 и РАВНО- дЗНАЧНОСТИ 5, на другие входы которых подается знак делителя с шины 10. 5Происходит сравнение знаков остаткаи делителя, если знаки совпадают в зна- кковый разряд частного по шинам 12 и13 записывается единица, если знакине совпадают - нуль, одновременно срабатывает схема РАВНОЗНАЧНОСТИ 5ипи НЕРАВНОЗНАЧНОСТИ 42 соответственно, которые разрешают подачу на мвторые входы сумматоров 10второго 3столбца матрицы прямого или дополнительного кода делителя. Последующиевацифры частного получаются аналогичным 3образом,Преимущество предтоженного устрой- . пества по сравнению с известным заипо- г 0 пычается в некотором уменьшении оборудования за счет исключения его дубпиро- втвания в Жаждой ячейке, Формула изобретенияУстройство для деления, содержащее (П -1) двоичных сумматоров (П- число разрядов операндов), элементы И, ИЛИ и НЕРАВНОЗНАЧНОСТИ, причем первый вход 1 -го разряда (= 1, , д ) первого сумматора подключен к шине соответствующего разряда делимого устройства, первый вход каждого РЬзряда-го сумматора (= 2, , И -1) подипочен к выходу предыдущего разряда (-1)-го .сумматора, второй вход каждого разряда-го сумматора (1 с = = 1, 0 -1) подключен к выходу соответствукяцегр элемента ИЛИ 1 -ой группы, входы которого подключены к выходам соответствующих элементов И С -й и 2 -й групп, первый вход каждого элемента И К-й группы соединен с шиной соответствующего разряда делителя устройства, выход первого элемента НЕРАВОЗНАЧНОСТИ соединен с вторым вхоом старшего элемента И первой группы,иод старшего разряда 1 с -го сумматорасоединен с первым входом ( К+1)-гоемента НЕРАВНОЗНАЧНОСТИ, выходоторого соединен с первым входомаршего элемента И ( 1+1)-й гРуппыт л и ч а ю щ е е с я тем, что, селью сокрашения количества оборудования, оно содержит элементы РАВНОНАЧНОСТИ, причем входы первых элеентов НЕРАВНОЗНАЧНОСТИ И РАВНО-.НАЧНОСТИ подипочены к шинам знаковыхразрядов делимого и делителя устройст, выход первого элемента НЕРАВНОНАЧНОСТИ соединен с вторыми входамн младших элементов И первой группы,рвые входы элементов И 2 1 с -й групсоединены с шинами соответствующихразрядов дополнительного кода делителя,орые входы элементов И 2 К -й групсоединены с выходом-го элементаРАВНОЗНАЧНОСТИ, входы 1 -го элемен та РАВНОЗНАЧНОСТИ (= 2, ,.О )соединены с выходом старшего разряда( 1 -1)-го сумматора и шиной знаковогоразряда делителя устройства, второй вход1 -го элемента НЕРАВНОЗНАЧНОСТИ зо соединен с.шиной знакового разряда делителя устройства. Источники информации,принятые во внимание при экспертизе351. Папернов А, А. Логические основы.ЦВТ. М., "Советское радиоф, 1972,с. 225-236,2, Самофалов К, Г. и др. Электронные ЦВМ, Киев, фВшца школа"," 1976,с. 325-330.3. Авторское свидетельство СССР% 360663, кл.0 06 Р 7/52, 1970.4. Авторское свидетельство СССРМ 543937, кл. Ст 06 Р 7138, 1975акаэ 5111/56 Т фПатент", г. Ужгор или ВНИИГ 1 И ЪьфФ 4 943713Ф4 йВ щ Ф ЕФ 31 Поцписно Проектная, 4