Последовательное множительное устройство

Союз СоветскикСоциалистическихРеспублик 987620 ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(22) Заявлено 1206.81 (21) 3317357/18-24 с присоединением заявки Йо Ц М. Кп.з 6 06 Г 7/52(23) Приоритет Государственный комитет СССР по делам изобретений и открытийОпубликовано 07.0183. Бюллетень М 1 Дата опубликования описания 070133 А.В. Аникеев, Е.В. Кильчицкий, В,И. Корннйчукг, В.П. Тарасенко и Я.И. Торошанко(72) Авторыизобретения Киевский ордена Ленина политехнический ннотитут им.50-летия Великой Октябрьской социалистической-:.- революции(54) ПОСЛЕДОВАТЕЛЬНО МНОЖИТЕЛЬНОЕ УСТРОЙСТВО 1Изобретение относится к вычислительной технике и может быть использовано при построении цифровых вычислительных машин последовательного действия.Известно устройство для умноженияпоследовательного типа, содержащеерегистры множителя, множимого и произведения, одноразрядный сумматорпоследовательного действия, блок управления, логические элементы И,ИЛИ 1.1.Однако принцип работы такого уст-ройства не позволяет использоватьв нем динамические регистры с большойстепенью интеграции, что ограничивает область.его применения,Известно также последовательноемножительное устройство с умножени-ем на )с разрядов множителя, содержа.-щее динамические регистры множимого,частных произведший;,:)с последова-:тельных сумматоров (2 % и., где.и - разрядность сомножителей ), 1 с элементов И 121Недостатки известного устройствазаключаются в невозможности реализации в нем динамического принципа работы, что сужает область его применения, и сложности устройства. Наиболее близким к предлагаемомуявляется последовательное множительное устройство с умножением на % разрядов множителя (3), содержащее динамические регистры множимого, частичных произведений, к последовательных сумматоров (2 кп, где п - разрядность сомножителей), к элементовИ, причем выходы элементов И соответственно подключены к первым входам последовательных сумматоров, динамический регистр множителя, с+1)элемент И, два элемента запрета,элемент ИЛИ, причем второй. вход первого последовательного сумматора сое динен. с выходом первого элементазапрета,. выход каждого последовательного сумматора соединен с вторымвходом следующего последовательногосумматора, выход к-го последовательного сумматора соединен с .входом динамического регистра частичных произведений, выход. которого подключен кпервому входу (к+1)-го элемента И, а 25 также к прямому входу первого элемента запрета, вход динамического регистра множимого соединен с его выходом и подключен к второму входу первого элемента И, инверсный вход вто рого элемента запрета подключен квторому входу (к+1)-го элемента И ик инверсному входу первого элементазапрета, а также к перной управляющей тактовой шине устройства, выходы(к+1)-го элемента И и второго элемен-,та запрета соединены со входами элемента ИЛИ 13 3.К недостаткам этого устройства относятся большие аппаратурные затраты и большое число внешних связей,Цель изобретения - упрощение устройства,Поставленная цель достигаетсятем, что в устройство, содержащее динамические регистры множимого, множителя и частичных произведений,последовательных сумматоров(2 - 1 п , где и - разрядность сомножителей ), дна элемента запрета,элемент. ИЛИ, (к+1) элементов И,причем выходы элементов И с первогопб )-й подключены к первым входамсоответствующих последовательныхсумматоров, динамический регистр множителя, второй вход первого последо-вательного сумматора соединен с выходом перного элемента запрета, выход 25каждого последовательного сумматорасоединен с вторым входом последующего последовательного сумматора,выход %-го последовательного сумматора соединен с входом динамического 30регистра частичных произведений, выход которого подключен к первомувходу (к+1) -го элемента И, а такжек прямому входу первого элемента за-.прета, вход динамического регистра 35множимого соединен с его выходоми подключен к второму входу первогоэлемента И, инверсный вход второгоэлемента запрета подключен к второмунходу (к+1)-го элемента Ик инверсному входу первого элемента запретаи к первой управляющей.тактовойшине устройства, выходы (%+1)-гоэлемента И и второго элемента запрета соединены с входами элемента ИЛИ,введены статический вспомогательныйрегистр, входы к-х разрядов которогоподключены к выходам соответствующих разрядов динамического регистра. множителя,выход первого разряда динамического регистра множителя подключен к прямому входу второго элемента запрета, выход элемента ИЛИсоединен с входом динамического регистра множителя, выходы разрядов статического вспомогательного регистрасоединены с первыми входами элементов И с первого по Й-й, выходы разрядов динамического регистра множимого с (о+к)-го по (и+2)-й соединенысоответственно с вторыми входами элеОментов И с второго по 1-й, управляющий вход статического вспомогательного регистра подключен к второйуправляющей тактовой шине устройства, 65.еНа чертеже представлена функциональная схема последовательного множительного устройства.Устройство содержит. % последовательных сумматоров 1.1; 1 .2;,1,%элементов И 2.1; 2,2;,2.%,(гн) - , разрядный динамический регистр 3 множимого (и - разрядность сомножителей), и-разрядный динамический регистр 4 частичных произведений, празрядный динамический регистр 5 множителя, элемент 6 запрета, элемент 7 запрета,элементИ 8,элемент ИЛИ 9 ;Е-разрядный статический регистр 10, первую управляющую тактовую шину 11 и вторую управляющую тактовую шину 12,. Выходы элементов И 2,1 у 2.2 р2,1 соответственно подключены к первым входам последовательных суммато,ров 1,1; 1.2;1.%. Второй вход первого последовательного сумматора 1.1 соединен с выходом элемента 6 запрета, выход каждого последовательного сумматора соединен с вторым входом следующего последовательного сумматора, Выход К-го последовательного сумматора 1.% соединен с входом динамического регистра 4 частичных произведений, выход которого подключен к первому входу элемента И 8, а также к прямому входу элемента 6 запре-та. Вход динамического регистра 3 множимого соединен с его выходом и с вторым входом элемента И 2.1. Инверсный вход элемента 7 запрета подключен к второму входу элемента И 8 и к инверсному входу элемента 6 запрета, а также к управляющей тактовой шине 11. Выходы элементаИ 8 и элемента 7 запрета соединены с входами элемента ИЛИ 9,к информационных .входов статического вспомогательного регистра 10 подключены к соответствующим выходам к разрядов динамического регистра 5 множителя, а (1+1)-й выход динамического регистра 5 множителя подключен к прямому вхоДу элемента 7 запрета, Выход элемента ИЛИ 9 связан с входом динамического регистра 5 множителя,к выходов статического вспомогательного регистра 10 связаны соответственно с первыми входами элементов И 2.1; 2.22.1 с. Выходы разрядов с (и+%)-го по (и+2)-й включительно динамического регистра 3 множимого связаны соответственно с вторыми входами элементов И 2,2, 2,3;2.Й.Управляющий вход статического вспомогательного регистра 10 подсоединен к управляющей тактовой шине 12,Устройство работает по циклам. Длительность каждого цикла равна (и+К) тактам, так как при умножении п-разрядного множимого на к очередных. цифр множителя получается частичное произведение, имеющее разрядность (и+%), а для получения однойцифры частичного произведения нуженодин такт,Считаем, что, когда на выходах первых разрядов динамических регистровв режиме хранения находятся первыеразряды записанных в них чисел, науправляющей тактовой шине 12 появляется сигнал "1", соответствующийначалу цикла.В исходном состоянии (такт Т 1 первого цикла) в и первых разрядах ре Огистра 3 находится множимое, а в регистре 5 - множитель. В регистре 10записаны младшие % цифр множителя, Востальных разрядах регистра 3 и в регистре 4 записаны нули. 15Рассмотрим цикл работы Устройства. В такте Т 1 каждого цикла в регистр 10 записываются % очередныхразрядов множителя, на которых в данном цикле будет производиться умножение. Цикл циркуляции динамическихрегистров 5 и 4 меньше длительностициклов циркуляции всего устройства,равной, (и+к) тактов, и обеспечиваетв каждом цикле. сдвиг содержимого ре- з 5гистров 5 и 4 на Й разрядов вправо.Цикл циркуляции регистра 3 равенциклу циркуляции устройства,На сумматоре 1.1 в каждом циклеосуществляется сложение сформированной в предыдущих циклах и сдвинутойна к разрядов вправо суммы частичныхпроизведений и кода множимого, умноенного на младший из М очередныхразрядов множителя, На сумматоре1.2 осуществляется сложение сформированного на выходе сумматора 1.1числа и сдвинутого на один разрядвлево множимого,умноженногона вторуюцифру группыразрядов множителя аналогичным образом осуществляется сложение на остальных сумматорах.Сдвиги множимого влево обеспечиваютсявыдачей задержанного кода множимогос соответствующего выхода регистра3 и подачей его на выходы сумматоров 1.2,1.%.Управление подачей кода множимого на входы сумматоров 1.1;1.кчерез элементы И 2.1;2,В (умножение на цифру множителя) осуществляется разрядами с первого по к-й регистра 10, На выходе сумматора 1,% за(и+) тактов формируется очереднаясумма частичных произведений, при.чем в первых к тактах определяются% очередных (начиная с младших) цифрпроизведения. В последниХ тактахформируется текущая и -разрядная сумма частичных произведений.к концу такта предыдущая сумма 60частичных произведений полностью вы"двинется из регистра 4, а в его Ммладших разрядах будет находитьсяк очередных цифр произведения. Поэтому, начиная с такта Т-го, по сиг налу на управляющей .тактовой шине 11 выдача кода из регистра 4 на сумматор 1.1 через элемент б запрета блокчруется, разрывается цепь циркуляции регистра 5 с выхода первого разряда и открывается цепь циркуляции регистра 5 через элемент И 8 и . в течение тактов Т+1Т+ в Регистр 5 принимаются к очередных разрядов произведения.После последнего(в+)-го такта каждого цикла состояние регистров устройства следующее. Регистр 3 мно- ж(мого находится в исходном состоянии. В регистре 4 находятся п старших разрядов очередного частичного произведения. В старших (1-)"к разрядах регистра 5 находятся полученные (где 1 в номер цикла) младшие разряды произведения, а в младших и в (1 -1) к разрядах регистра 5 - те цифры множителя, которые еще не принимают участия в умножении. В регистре 10 находятся Й очередных цифр множителя,После последнего такта последнего цикла в регистре 5 находятся старшие цифры произведения, а в регистре 5 - младшие .разряды произведения.По сравнению с известным устройством, содержащим два (в+%1 -разрядных регистра, один и -разрядный регистр и.один (Й)-разрядный регистр, предлагаемое устройство содержит один (и+к)-разрядный регистр, два п -разрядных регистра, Если считать, что затраты на реализацию К триггеров в известном устройстве и Й-разрядного статического регистра в предлагаемом одинаковы, то выигрыш в оборудовании в предлагаемом устройстве составит (2 1 с) разрядов.Упрощение предлагаемого устройства достигается тем, что в известном устройстве число внешних связей равно (1+1), в предлагаемом 2.Формула изобретенияПоследовательно множительное устройство, содержащее динамические регистры множимого, множителя и частичных произведений, % последовательных сумматоров (2М п, где п -разрядность сомножителей ), два элемента запрета, элемент ИЛИ, (%+1) элементов И, причем выходы элементов И, с первого по %-й подключены к первым входам соответствующих последовательных сумматоров, динамический ре-.гистр множителя, второй вход первого последовательного сумматора соединен с выходом первого элемента запрета, выход каждого последовательного сумматора соединен с вторым входом последующего последовательногж сумматора, выход к-го последовательного сум987620 Составитель В.БерезкинРедактор А.Лежнина Техред Ж.Кастелевич КорректорМ,К одписноССР 0304/37 ВНИИПИ по де 113035)Тираж 704сударственного комит м изобретений и откр осква, Ж, Раушска Эак наб д, 4/5 филиал ППП "Патент", г, Ужгород, ул. Проектная, 4 матора соединен с входом динамического регистра частичных произведений,выход которого подключен к первомувходу ( 1) -го элемента И, а такжек прямому входу первого элемента запрета, вход динамического регистрамножимого соединен с его выходом иподключен к второму входу первогоэлемента И, инверсный вход второгоэлемента запрета подключен к второмувходу (Фф)-го элемента И,к инверсному входу первого элемента запретаи к первой управляющей тактовой шинеустройства выходы (1+41 -го элементаИ и второго элемента запрета соединены с входами Элемента ИЛИ, о тл и ч а ю щ е е с я тем, что, сцелью упрощения устройства, в неговведены статический вспомогательныйрегистр, входы Й-х разрядов которого подключены к выходам соответствующих разрядов динамического регистрамножителя, выход первого разряда динамического регистра множителя подключен к прямому входу второго элемента запрета, выход элемента ИЛИсоединен с входом динамического регистра множителя, выходы разрядовстатического вспомогательного регистра соединены соответственно с первыми входами элементов И с первогопо Й-й, выходы разрядов динамического регистра множимого с ( +М) -го по(и+2)-й соединены соответственно свторыми входами элементов И с второ го по 1-й, управляющий вход статического вспомогательного регистра подключен к второй управляющей трактовой .шине устройства. 15 Источники информации,принятые во внимание при экспертизе1, Авторское свидетельство СССРР 608157, кл, С 06 Г 7/52., 1974.2, Карцев М.А, Арифметика цифро-вых машин, М "Наука", 1969, с.458464.3, Авторское свидетельство СССРР 888110, кл, 6 06 Г 7/52, 1980 (прототип).