Вычислительное устройство

ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ а 989556 Союз СоветскихСоциалистическихРеспублик 6 ) Дополнительное к авт, свид-ву 2) Заявлено 04.09,8) 2999952/18-24 с при (23) П некием заявкиГесударствееый кфмкт СССРоритет. Оп те лехам изобретения и вткрытий(53) бликовано 15,01.83, Бюта опубликования описан 81,88.8 еньюк, ф. Е Писник и евский ордена Тр инженеров1) Заявитель ого Кражданско г а(54) ВЫЧИ СТ он 20 емомуство, сотатель 1Изобретение относится к цифровой вычислительной технике и может быть применено в составе универсальных или специализированных вычислительных машин для оперативного вычисления арифметических операций умножения и деления,Известны устройства для выполнения .арифметических операшй умножения и деления, включающие матрицу т 1 ти одноразрядных сумматоров, тн цифровых функциональных преобразователей, И- разрядный регистр ( 11 и 12 .Однако в этих устройствах не выполняется одновременно операция умножения и деления и, соответственно, не осушеств ляется контроль вычислительного процес са - умножения делением и наоборот, в связи с чем в устройствах ограничены функциональные возможности и точность вычислений.Наиболее близким к предлага является вьчислительное устрой держащее блок умножения, выпи 2узел определения знака частного, вхо- ные шины и выходную шину, причем группа выходов вычитателя, соответствующие входы которого соединены с выходами блока умножения, подключена к выходной шине устройства 31Недостатками известного устройства являются ограниченные функциональные возможности и невысокая точность из- за того, что в нем не организован к троль вычислительного процесса.Бель изобретения - расширение функе пиональных возможностей за счет выполнения как операпитделения, так и операши умножения и повышение точности за счет осуществления параллелт ного контроля вычисления,Указанная пель достигается тем, что в вычислительное устройство, содержащее блок умножения и вычитатель, выходы которого соединены с первой группой выходов результата устройства, дополнительно введено два коммутатора, две схемы сравнения, первый, втооой и.тое-.й сдвигатели и узел приоритета, причем входы первого операнда устройствасоединены с первой группой входов первой схемы сравнения и первой группойинформационньи входов первого коммутатора, вторая группа информационныхвходов которого соединена с второйгруппой входов первой схемы сравненияи выходами вычитателя, входы второгооперанда устройства соединены с входами 1 иузла приоритета и информационнымивходами первого сдвигателя, управляющиевходы которого подключены к выходамузЛа приоритета, выходи первого сдвига-,теля соединены с первой группой входовблока умножения, вторая группа входовкоторого соединена с выходами первогокоммутатора, вьиоды результата умножения блока умножения соединены с информационными входами второго сдвигателя,первой группой входов второй схемы сравнения и первой группой информационныхвходов второго коммутатора, вторая груцпа информационных входов которого соединена с второй группой входов второйсхемы сравнения, и выходами третьегосдвигателя, информационные входы которого соединены с входами третьего операнда устройства, управляющие входывторого и третьего сдвигателей соединеныс выходами узла приоритета, вьиоды второго коммутатора соединены с первойгруппой входов вычитателя, вторая грушивходов которого соединена- с вьиодамипромежуточной суммы частичных произведений блока умножения, управляющие35входы первого и второго коммутаторовсоединены с управияюшим входом устройства, выходы второго сдвигателя соединены со второй группой выходов результата устройства, выходы первой и второйаосхем сравнения соединены с вьиодамиконтроля устройства,На чертеже представлена схема предлагаемого устройства.Устройство содержит блок умножения1 р два коммутатора 2 и 2, р две схемы сравнения Зи З, первый, второйи третий сдвигатели 4 4 и 4, узелприоритета 5 и вычитатель 6. Входыпервого операнда устройства соединеныс первой группой входов первой схемысравнения Зи первой группой информационных входов первого коммутатора 2,вторая группа информационньи входовкоторого соединена со второй группой ффвходов первой схемы сравнения 3 и выходами вычитателя 6. Входы второгооперанда устройства соединены со входами узла приоритета 5 и информационньвав входами первого сдвигателя 4, управляющие входы которого подключены к вьиодам узла приоритета 5, Выходы пер вого сдвигателя 4 соединены с первой группой входов бпока умножещщ 1, вторая группа входов которого соединена с вьиодами первого коммутатора 2. Выходы результата умножения блока умножения 1 соединены с информационными входами второго сдвигателя 4, первой группой входов второй схемы сравнении 3 и первой группой информационных вхо дов второго коммутатора 2, вторы группа информационных входов которого соединена со второй группой входов второй схемы сравнения З и вьиодами третьего сдвигателя 4, информационные входы которого соединены со входами третьего операнда устройства. Управляющие входы второго и третьего сдвигателей 4 и 4 соединены с выходами узла приорйтета 5, вьиоды второго коммутатора 2 соединены с первой группой входов вычитателя 6, вторая группа входов которого соединена с выходами промежуточной суммы частичных произведений блока умно жения 1. Управляющие входы первого и второго коммутаторов 2, и 2соединены с управляющим входом устройства. Выходы второго сдвигателя 4 соединены со втэ-. рой группой выходов результата устройсьва. Выходы первой и второй схем сравнения Зи З соединены с вьиодами контроля устройства, а выходы вычитателя б подключены к первой группе выходов результата устройства.Операщщ умножения Ц Х. - Ъ для случаи, когда младший разряд СИ 1 вектора8 - .1, может быть записанаь-.х о хХ (1) и- Е:и:Оиоа,"- ф " " ф-" п- иех + ах " где 4 =О, , уОперация деления в соответствии с (3)и ф- Ь. иХ.-Ь-ох,е=Для случая, когда один или м младшихразрядов вектора О равны нулю, тогдавыражения (2)-(4) могут быть записаныИи Е=м-еЪ= Х а х, (йЬ 4 и м Е 4 и Ем и 1 ФСоставитель В. БТехред Т.фанта ктор Г. Ог едактор М. Петр Тираж 704 Подпи НИИПИ Государственного комитетапо деламизобретений и открыти 113035, Москва, Ж, Раушская Заказ 11131/6 ноеСССР д. 4/5 филиал ППП фПатент, г. Ужгоро роек входы которого подключены к выходамузла приоритета, выходйы первого сдвигателя соединены с первой группой входовблока умножения, вторая группа входовкоторого соединена с выходами первогокоммутатора, выходы результата умножения блока умножения соединены с информационными входами второго сдвигателя,первой группой входов второй схемысравнения и первой группой информапнонных входов второго коммутатора, втораягруппа информационных входов которогосоединена с второй группой входов второй схемы сравнения и выходами третьегосдвигателя, информационные входы которого соединены с входами третьего операнда устройства, управляющие входывторого и третЬего сдвигателей соединены с выходами узла приоритета, выходывторого коммутатора соединены с первой 20 56 8группой Входов вычитателя 1 вторая группавходов которого соединена с выходамипромежуточной суммы частичных произвелний блока умножения, управляющие входы,первого н. второго коммутаторов соедий йййййй ййй й,й йвыходы второго сдвигателя соединеныс второй группой выходов результатаустройства, выходы первой и второй схемсравнения соедйнены с выходами контрсь.ля устройства.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРМ 628489, кл. ОО 6 Р 7/52, 1979.2, Авторское свидетельство СССРМ 760092, кл, 806 Г 7/38, 1978,3. Авторское свидетельство СССР