G06F 7/38 — способы и устройства для выполнения математических операций только над машинными числами, например в двоичном, троичном, десятичном представлении

Номер патента: 1513443

Опубликовано: 07.10.1989

Авторы: Кургаев, Опанасенко

МПК: G06F 7/38

Метки: данных

...байт частного; седьмой (старший) байт определяется аналогично третьему байту с помощью 15 МК -204-215; второй, третий, четвер-,тый, пятый и шестой байты определяются аналогично второму байту с помощьюМК 246-253 (в случае положительнойпогрешности) или МК 267-271 (в слу чае отрицательной погрешности определение пробного частного); первыйбайт - аналогично первому байту спомощью МК 242-244. Время определения частного для 64-битовых операн дов увеличивается на 32 микрокомандыеФормула изобретения30 Устройство для обработки данных,содержащее блок регистров общего назначения, два мультиплексора, блокумножения, арифметико-логическийблок мантисс, два буферных регистра,узел поиска левой единицы, блок сдвига, арифметический блок порядков иблок...

Номер патента: 1513468

Опубликовано: 07.10.1989

Авторы: Асеев, Волосников

МПК: G06F 7/38

Метки: биномиальных, вычисления, коэффициентов

...признак окончания перебора из шэлементов (ш младших разрядов счетчика 3) - единичный сигнал на выходе20.Схема 10 сравнения обеспечивает сравнение числа единиц в очередноМ50 сочетании, сформированном счетчиком 3, с требуемым значением и. В случае . равенства этих значений к содержимому счетчика 11 прибавляется единица. К моменту окончания перебора на выл ходе 19 формируется значение С . Триггер 13 необходим для управления работой устройства. Его установка в единичное состояние осуществляется подачей сигнала на запускающий вход 17, При этом разрешается занесение значений ш, и в регистры 5 и 14 и поступление тактовых импульсов через элемент И 2 на счетный вход счетчика 3. При начальной установке устройства (вход 18) или по...

Номер патента: 1515160

Опубликовано: 15.10.1989

Авторы: Геращенко, Грачев

МПК: G06F 7/38

Метки: арифметико-логическое

...при сложении. На выходах 15 формируется результат в соответствии с выражением в,= р (+) с, = а;О+ Ь Ю с; .При вычитании из второго операнда первого устройство настраивается по управляющим входам на выполнение действий, аналогичных суммированию второго операнда с дополнением первого операнда (инверсией первого операнда плюс единица дополнения). Для этого на управляющие входы 7-10 подается комбинация 1001, на управляющие входы 11, 12 - комбинация 01; единица дополнения подается единичным сигналом на вход 16. Многофункциональный узел 3 формирует на выходе полусумму значения разряда второго оп=1 анда и инверсии значения разряда первого операнда р;= а Ь Ч а Ь11 1 = Ь; О+ а , Элемент НЕ 18 реализует инвепсию значения разряда первого15151...

Номер патента: 1517021

Опубликовано: 23.10.1989

Авторы: Балалаев, Губка, Дергачев, Жалило

МПК: G06F 7/38

Метки: вычислительное

...состоянии устройство работает следующим образом.На вход 1 сброса подается импульс, приводящий двоичный счетчик 10, регистры 11 и 2 и триггеры 17 и 18 в нулевое состояние. Коммутатор устанавливается в 1-тое положение, соответствующее проверке существования обратной логической функции, восстанавливающей переменную Х . На вход 3 разрешения записи подается сигнал "1", разрешающий запись информации,.на вход 2 записи - сигнал "2", включающий генератор 5 импульсов. Так как состояние триггеров 17 и 18 равно "О",то элемент И 24 открыт и импульсы свыхода генератора 5 поступают черезэлемент И 24 на счетный вход двоичного счетчика 1 О, увеличивая его содержимое. Сигналы с выхода двоичногосчетчика (и-разрядное двоичное слово)поступают ца...

Номер патента: 1520535

Опубликовано: 07.11.1989

Автор: Лукоянов

МПК: G06F 7/06, G06F 7/38

Метки: комбинаторное

...где задерживается на время срабатывания блока умножения, Сигнал с выхода элемента 215 задержки поступает на вход элемента 28 задержки, а также на управляющие входы блоков 20 и 25 элементов И, Тем самым разрешается прохождение на входы блока 24 деления с выхода блока 17 умножения через коммутатор 23 кода числа С(п-(1-1), а с выхода счетчика 11 - кода числа 1, Частное от деления 15и-(1-1) 1 С поступает через блоки 27, 30 и 31 врегистр 22, где хранится до следующего такта,На К-м такте на выходе счетчика11 образуется код состояния, соответствующий числу К, н результате чегосхема 12 сравнения сформирует сигнал, 25поступающий на вход останова генератора 3, Вместе с тем на К-м такте будут выполнены все действия, описанные для -го такта,...

Номер патента: 1531089

Опубликовано: 23.12.1989

Авторы: Визор, Леонтьев, Михайлов, Троц

МПК: G06F 7/38

Метки: арифметическое, операционное

...единиц в двоич -ном коде осуществляется только надкодами, поступающими по первому информационному каналу 8, информацияна других каналах 88 я отсутствует, При этом двоичный код Формируется на входных формирователях 2 следующим образом,На (ш) входы входного Формирователя 2, поступает сигнал с уровнем "Лог,О" через первые входы первого мультиплексора 6.На (щ) входах входных формирователей 22 д, подключенных к информационным каналам 88 информация огсутствует, т.е. на них находится уровень "Лог. "О".На в- входы входных формирователей 2 2 д через первые входы второго мультиплексора 7,7 л поступаеткод с первого информационного канала 8.Таким образом, после записи вовходные регистры 3 их содержимое можно представить в виде нулей в...

Номер патента: 1541594

Опубликовано: 07.02.1990

Авторы: Горохов, Коротков, Малахов, Смирнов, Шек-Иовсепянц

МПК: G06F 7/38

Метки: арифметическое, микропрограммным, управлением

...схеме организациимикропрограммного управления (Фиг,5)показаны взаимосвязи основных потоков инФормации УСУ 2 и АУ 1 междублоками УМУ 17, РАМК 18, УПМК 19,РМК 20, РМК 21 узлов 12 и 13, АЛУ3 и КСС 9,С выхода УМУ 17 по 12-разряднойшине адрес микрокоманды поступаетна первую группу входов РЛМК 18. Кодадреса микрокоманды Фиксируетсяпередним фронтом строба Т по первому входу РАМК 18. Временный стробТ в . сигнал с периодом 0,5 мкс, скважностью 2. Временной сигнал Т - инверсный сигнал Т.С выхода РАМК 18 12 старших разрядов адреса с микрокоманды поступают на вход. узла 19. Туда же под"соединен сигнал Т; являющийся в этомслучае нулевым (младшим разрядомадреса), Поэтому за период прохождения сигнала Т дважды будет выбираться из узла 19...

Номер патента: 1545215

Опубликовано: 23.02.1990

Авторы: Асцатуров, Жалковский, Лопато, Шостак, Шпаков

МПК: G06F 7/38

Метки: вычислительное

...со сдвигом на1 бит вправо на входы второго операндаузла 21 (сдвиг на 1 бит вправо выравнивает весовые значения остатка и делителя);Управляющий код В 49(6 ) настраиваетузел 21 на выполнение функции сложения .с обратным кодом. Коммутатор 18управляющим кодом В 541 2) настраивается на передачу переносов междутетрадами с установкой уровня логической единицы на входе переноса вмладший разряд узла 2. На выходах 80результата узла 21 формируется разность, причем, если остаток был меньше делителя, то разность отрицательна, в противоположном случае - разность положительна и, следовательно,в остатке содержится делитель, чтовызывает необходимость корректировкитекущего частного, которое осуществляется в 26 - й микрокоманде, Если корректировки не...

Номер патента: 1548785

Опубликовано: 07.03.1990

Авторы: Бондарь, Гриневич, Демидов, Ментюк, Семашко

МПК: G06F 7/38

Метки: вычислительное, мультиконвейерное

...(2 и)-Гразряд результата В , во втором такте с этого же разряда снимаетсямладший разряд результата В, а свторого разряда информационного выхода устройства снимается (2 и) -й разряд результата В , и т.д,Операнды А, Х и С представленыдвоичным кодом с фиксированной точкой перед старшим разрядом.Ф о р м у л а и 3 о б р е т е.н и яМультиконвейерное вычислительное устройство, содержащее матрицу и(Зи+ +1) /2 вычислительных модулей (и- разрядность операндов),каждый из которых содержит сумматор элемент Е, инвертор и четыре триггера, причем первые информационные входы (1., и)=х вычислительных модулей (=1,и) образуют первый и-разрядный информационный вход устройства, вторые информационные входы (1,1.)-х вычислительных модулей образуют второй...

Номер патента: 1550509

Опубликовано: 15.03.1990

Автор: Кашкаров

МПК: G06F 7/38

Метки: масштабирования

...мере увеличения избыточностивходных данных увеличивается коэффициент масштаба при их записи, Новыйадрес записи через мультиплексор 13поступает на блок 16 памяти.формирователь 4 импульса записи, реализующий функцию логического умножениявходных сигналов и формирования сигнала записи по уровню и длительности,формирует сигнал занесения фрагментаданных в блок 16 памяти, По окончании ввода массива данных последниймасштабный адрес записи запоминаетсяв регистре 9 на входе 19 фомируетсясигнал, который переводит устройствов режим масштабирования при чтениизаписанных данных, Второй элементИ 6 прекращает транслировать синхроимпульсы, а первый элемент И 2 качинает транслировать синхроимпульсы свхода 1, которые накапливаются напервом счетчике 7,...

Номер патента: 1559339

Опубликовано: 23.04.1990

Автор: Хмельник

МПК: G06F 7/38

Метки: вычислительное

...2-п. подаются разряды двоичного кода числа 0 фсьсу ффсюфскю (19) а на первые выводы преобразователейнапряжения 3-щ подаются разряды двоичного кода числа 01 ю р ф ОюффГмф Конкретный вид функций для каждого элемента И-НЕ таков, цто устройство в целом вырабатывает на выходах переноса и суммы двоичные коды чиселвторой группы устройства, вход переноса в данный разряд (1,И) -го одноразрядного сумматора матрицы и тоетийинформацйонный вход (М,)-го одноразрядного сумматора матрицы соединены свходом нулевого потенциала устройства,вход переноса в данный разряд (,1 с)го одноразрядного сумматора матрицыЬ=1 .,И) соединен соответственно с выходом переноса (1,+1)-го одноразрядного сумматора матрицы, третийинформационный вход (1,+1)-го...

Номер патента: 1559340

Опубликовано: 23.04.1990

Авторы: Горохов, Коротков, Малахов, Смирнов, Шек-Иовсепянц

МПК: G06F 7/38

Метки: арифметическое, микропрограммным, управлением

...повторяется. 55По окончании цикла оператор 7 осуществляет формирование признаков сло,ва состояния по результату умножения и производит выборку следующей коман- ды.Выполнение операторов 3 - 5 ветви Р и 3 4 и 6 ветви В совмещается в одной микрокоманде (1 микротакт). При длительности микротакта 250 нс время выполнения цикла умножения составит 250 нсПри умножении двух 16-разрядных чисел -Тц = 250 нс х 16 = 4000 нс,Выполнение всех операторов цикла умножения одной микрокомандой осуществляется с помощью узла 12 (фиг. 3)В микрокоманде цикла "Умножение" выполняются одновременно следующие действия:декремент содержимого счетчика циклов узла 17;суммирование содержимых регистров общего назначения с нечетным номером, например 15, где предварительно...

Номер патента: 1559341

Опубликовано: 23.04.1990

Авторы: Горохов, Коротков, Малахов, Смирнов, Шек-Иовсепянц

МПК: G06F 7/38

Метки: арифметическое, микропрограммным, управлением

...операнд, необходимый длявыполнения операции АЛУ, хранится вблоке УВ 012 или УВ 013 синхронно с работой АЛУЗ (циклограма 10).Из временной диаграммы (фиг. 5)и структурной схемы организации управления (фиг, 4) видно, что в схеме реализован конвейер на двухкратные выработки следующего адреса микрокоманды, т.е, когда выполняются действияпод управлением микрокоманды А в АЛУЗ,под управлением РАМК 18 выбирается изУПМК 19 информация А + 1 микрокоманды,а в УМУ 17 вырабатывается адрес А + 2микрокоманды,Совмещение процесса выработки следующего адреса для микрокоманд А,А + 1, А + 2 создает воэможность значительного сокращения времени его выполнения, Двухкратная выборка из УПМКза один такт позволяет в два разасократить количество...

Номер патента: 1566340

Опубликовано: 23.05.1990

Автор: Селезнев

МПК: G06F 7/38

Метки: деления, запятой, плавающей, форме, чисел

...младших разрядов этого регистра к старшим. Это позволяет вести отсчет числа выдаваемых разрядов нормализованной мантиссы частного. Вьиисления разрядов мантиссы частного устрой. ством прекращается, когда единица в регистре 18 появляется в его старшем (гп +1) = м разряде. При этом че,- 45 рез выходы 19 и 20 выдано гп разрядов нормализованной мантиссы частного. Признак окончания операции деления Формируется с помощью сигнала логической единицы на выходе 23 устройст 50 ва по сигналу логической единицы на первом входе элемента ИЛ 1 21.Если же в процессе одновременного вычисления мантиссы частного, ее нормализации и соответствующей корректировки порядка частного его значе 55 ние на выходах сумматора 25 становится равным значению минимапьно...

Номер патента: 1578708

Опубликовано: 15.07.1990

Авторы: Белан, Ищенко, Кожемяко, Лысенко, Мартынюк

МПК: G06F 7/38

Метки: арифметическое

...случае появление единичного сигнала на выходе элемента И 35 первой разрядной ячейки 32 совпадает с блокировкой, которая через элемент 2 И-ИЛИ 40 запрещает срабатывание элементов И 35 всех следующих разрядных ячеек 32-32 х, Таким образом,55 считывание в каждом такте работы устройства выполняется только из одного соответствующего первого сумматора 2 блока 1. Одновременно с этим во вто-рой разрядной ячейке 32 отсутствуетединичный сигнал как на выходе элемента И 35, вызывающий считывание извторого сумматора 2 блока 1, так.ина выходе элемента И 36, вызывающийсуммирование содержимого второгосумматора 2 блока 1 с содержимым регистра 3, поскольку необходимое кратноев данном втором сумматоре 2 к этомумоменту сформировано,Блокировка сигнала на...

Номер патента: 1585792

Опубликовано: 15.08.1990

Авторы: Касаева, Цирамуа

МПК: G06F 7/38

Метки: арифметический, модуль, управляемый

...основного 1 и дополнитель- ного 2 триггеров в нулевое состояниесигналами Ч(вход 26) и Ч(вход 24).Импульсы счета поступают на информационный вход 30 управляемого арифме 35 тического модуля первого разряда счетчика.До начала счета на управляющийвход 23 подается нулевой уровень синхроимпульса, а на управляющие входы4027 и 28 - единичньп уровень, При подаче первого импульса счета на информационный вход 30 младшего разрядасчетчика одновременно на управляющийвход 23 поступает сигнал единичного45уровня импульса, который через элмент И 12, элемент ИЛИ 18 и элементИ 4 переводит основнои триггер 1первого разряда счетчика из состояниялог. 0" в состояние лог. "1, Завторой полупериод синхроимпульса, который подается на управляющие...

Номер патента: 1587541

Опубликовано: 23.08.1990

Автор: Зайкова

МПК: G06F 17/16, G06F 7/38, G06F 7/58 ...

Метки: вычислительное, матричное

...устройства поступают младшие (и+щ)7541 6 50 55 5 158 разряды полииома - делимого, Старший (и+ш+1) разряд полинома-делимого поступает на вход 15 первой строки матрицы. На входы 10 устройства поступают щ младших разрядов поли- нома-делителя. Результат операции деления ш-разрядный остаток от деления полиномов образуется на выходах 22 последней строки матрицы,Формула изобретения 1, Матричное вычислительное устройство, содержащее матрицу размером щхи вычислительных блоков, где ш и и - разрядность операндов, причем 1-й вход коэффициентов примитивного полинома устройства (где 1 = 1ш) подключен к первым информационным входам вычислительных блоков 1-го столбца матрицы, вход режима устройства подключен к входам режима вы;числительных блоков...

Номер патента: 1594526

Опубликовано: 23.09.1990

Автор: Монашкин

МПК: G06F 7/38, G06F 7/52

Метки: двоичных, кодов, последовательных, умножения

...и-разрядноепроизведение ХУ, которое поступит ца пер.вые входы коммутатора. Номер канала, ца тельном двоичном коде с периодом Т тактовой частоты, поступзкгцей с входа 3 устройства. 1 цл,1 Скоторгый поступает очсреднои результат,определяется текущим значением счетчика 5, который в первые п тактов находится в нулевом состочнии.Одновременно с выдачей значения Х Уна ицформациоцгьге входы коммутатора наего вход разрешения через элемецт ИЛИ 7поступает сигналсццхроизиругощИй выдачурезультата операции первого блока.Этот сигнал позволяет передавать значениеХ У ца выход 6. Г 1 о окончании его дейст 20 вия происходит отключение первого каналакоммутатора 4 от его выхода 6. Черезинтервал времени Лт после выдачи значенияХУ на выход 6 устройства...

Номер патента: 1599853

Опубликовано: 15.10.1990

Авторы: Ваврук, Мельник, Цмонь

МПК: G06F 7/06, G06F 7/38

Метки: арифметико-логическое

...81. записывается логическая единица, а в регистры 9 . - 11 этого жевычислительного блока - код подкоренного выражения и нуль с входов 3133 соответственно. На сумматоре-вычитателе 12 происходит вычитание со держимого регистра 10 (0.0100) из 40содержимого регистра 9. Результат вычитания, .сдвинутый влево на один разряд, проходит через коммутатор 14 ипоступает на входы старших разрядов регистра 9 второго вычислительного блока 8, На вход младшего разряда регистра 9 поступает код с выхода и-горазряда регистра 10 первого вычислительного блока 81, прошедший через и-й разряд коммутатора 14 этого вычислительного блока.Инверсное значение знака результата вычитания, .полученное на выходе сумматора-вычитателя 12, поступает на вход элемента...

Номер патента: 1603369

Опубликовано: 30.10.1990

Авторы: Василевский, Галайда, Григорьев, Козелл

МПК: G06F 7/38

Метки: информации, сдвига

...переписывается по инверсии синхросигнала в регистр 13 управления, который управляет мультиплексорами 1. Состояние управляющего регистра 13 дешифруется дешифратором 14 при наличии синхросигнала и сбрасывается в соответствующий триггер 5-11. Итерация повторяется до тех пор пока все триггеры 5-11 не будут "опрошены" шифратором 12 с приоритетом (соответственно выполнены все модификации информации на мультиплексорах 1) и сброшены через дешифратор 14При всех нулевых значениях триггеров 5-11 на сигнальном выходе (Р) шифратора 12 с приоритетом устанавливается нулевое значение, что является признаком окончания операции сдвига на выходе 24 устройства и блокирует выработку сигнала записи в регистр 3, т,е. результат операции сдвига сохраняется в...

Номер патента: 1615702

Опубликовано: 23.12.1990

Автор: Зубков

МПК: G06F 7/38

Метки: нумерации, перестановок

...числа - Оа О(, и р, позиционные веса - Ь =1, д 4=4 и Ь=12,П р и м е р 1, Перестановке 4132 соответствует факториальное, число 121 с номеромИ фаьа+фЬ+ф Ьо 1 ф 12+2 4+11 21П р и м е р 2. Перестановке 4321 соответствует число 123 факториальной системы счисления с порядковым номером0=112+24+31=23. Устройство работает следующим образом.Исходное состояние триггеров 10 - единичное, счетчиков 11 " нулевое. В регистре 3 сдвига с входа 1 записана перестановка, например, 4132.Иод действием тактовых импульсов элементы перестановки цоследовательно сдвигаются в регистре 3 на вход дешифратора 2. В соответствующей последовательности возбуждаются выходы дешифратора: четвертый (символ ".4"), первый (символ "1") - шина 12,третий (символ "3") -...

Номер патента: 1617434

Опубликовано: 30.12.1990

Авторы: Самусев, Шостак

МПК: G06F 11/10, G06F 7/38

Метки: модуль, операндов, сдвига

...соответственно на входе 20 ц выходе 45, на выходе 47 формируется "0".При неисправности в узле 69 требуемые соотношения кодов нарушаются и на выходе 47 формируется "1".Предусмотрены два режима использования модуля: режим использования модуля в устройстве сдвига, аналогичном прототипу, и режим использо- , вания модуля как самостоятельного устройства сдвига.При режиме использования модуля в устройстве сдвига одноименные входы 17, 24, 19, 20 и 21 всех 1 модулей параллельно соединяются, а разрядыК входов 14 и 15 соединяются с группами разрядов соответственно информационного входа и входа контрольных разрядов устройства сдвига с учетом присвоенных модулям номеров, коды которых, начиная с крайнего левого и кончая крайним правым...

Номер патента: 1619250

Опубликовано: 07.01.1991

Авторы: Безруков, Запольский, Подгорнов, Самарский

МПК: G06F 11/10, G06F 7/38

Метки: контролем, сдвига

...ИСКЛЮЧАЮЩЕЕ ИЛИ 6, поступают на выход 1.При правильной работе устройствасформированньп код на элементах ИСКЛ 10 ЧАЮЩЕЕ ИЛИ 6 и код контрольных разрядов в регистре 3, полученный в результате сдвигов и компановок, должны совпадать. В противном случае схемой 7сравнения вырабатывается сигнал сбояна выходе 5 устройства.Выполнение тетрадных сдвигов надрасширенными операндами длиной в несколько 64-разрядных слов рассмотримна примере сдвига вправо на четыреразряда 18-разрядного операнда.В первом цикле старшее слово подается на вход 11, на входе 13 устанавливается код сдвига вправо, на входа14 устанавливается код ООО 1, на входе15 устанавливается сигнал разрешенияприема в буФерный регистр 9, на входе16 устанавливается код передачи ПРЯМО.Данные,...

Номер патента: 1633391

Опубликовано: 07.03.1991

Автор: Самусев

МПК: G06F 7/38

Метки: операндов, сдвига

...будет передана оставшаяся часть циклически сдвинутого кода, установленного на входе 7, так как на 10 15 20 25 30 35 40 45 50 55 разрядах (3/7) входа 40 установленлогический нуль, т.е. на нгходе 9сформируется код 0000 0000 0000 00000000 0000 111 0000 1111 0000 11110000 1111 ОООО 1111 ОООО,ИНулевой код с ( --- 1) седьмогоК разряда выхода 13 устанавливается ця входе элемента НЕ 2, ня выходе 36 которого устанавливается логическая единица, отпираюя я груп и у эл емецт он И 21.В результате код с выходя 29 устанавливается ця рязряпях первого информационного входя узла 20. тяк как ца входе 39 установлена логическая единица, ця выходе элемента НЕ 26 устанавливается логический ноль, который с логическим нулем ца другом входе элемента ИЛИ...

Номер патента: 1635172

Опубликовано: 15.03.1991

Авторы: Изосимов, Седов, Шиллер

МПК: G06F 7/38, G06F 7/50

Метки: арифметическое

...лхотта. узл,ч 3 формирования знака .,зт.т;:твеннто, ото";.элемента 18 И-НЕ соединен со вторымвходом элемента 19 РАВНОЗНАЧНОСТ 1выход которого подклочет. к выходула 3 формирования знака,Устройство работает следующим образом.Первый и второй операнды, представленные в прямом коде, поступают навходы 7 и 15, а их знаки - на входыВ и 9 соответственно. Схема 1 сравнения определяет какое из чисел меньшеи вырабатывает соответствующий сигналкоторый поступает на управляющий вхт,коммутатора 14 чисеп. Коммутатор 14чисел коммутирует первый и второйоперанды таким образом, что большийиз них поступает на входы второй группы узла 5 и входы второй группы узла6, а иеньаий - ва первые входы группы 4 сумматоров по модулю два. Сумматор 2 по модулю два...

Номер патента: 1635173

Опубликовано: 15.03.1991

Авторы: Дрозд, Полин, Сотова

МПК: G06F 7/38

Метки: вычисления, комплексного, модуля, числа

...код 3 .45Нд первый и второй иц 1)орПциоццые входь коммутатора 6 поступаэт соответствеццо результаты сяо)зсеия 11 и И 2, СНИМДЕМтсЕ С Б 1 ЬХОДСЭБ ДБОИЧЦО-ДЕС 51 цс 1- иых сумматоров з и 5, 11 д упрдвл.зо 1 сй50 ВХОД коммУтатоРа 6 постУслсет зцдсОВый разряд с выходя первого сумматора 3. Коммутатор 6 пропускает ца выход ре-, зультат сложеция М 1, если 3 ц=1, или результат сложецил М 2, если ЗНО.55Таким образом, на выходе устройства определяется приближенное зцдчециеи модуля комплексного числа Р+ т р по Формуле; ,о су 11 гг)1)д, с вхоэ,дм 5 четвер"з,ЗРЯ;,О .РСО,;он ГЕРВЫХ СЛагас;1 ЫХ с у 1 а ГО)Он )О и БТОро 1 Г 1 эупп ЗХОДЫ БТОРОГО, ТРЕП ЕГО И ЧЕтВЕРтОГОрдзрядоц 1 -й тетрдды Й 1-и) входя дейстцительпой части числа устрой ствд соединены...

Номер патента: 1647557

Опубликовано: 07.05.1991

Авторы: Елагин, Лупин, Малышева

МПК: G06F 7/38

Метки: арифметическое

...выхода матричного сдвигателя 179 вправо) соединен с первым информационным входом мультиплексора 190, выход 183 (разряды 1-10) - с вторым информационным входом мультиплексора 190, выход 184 (разряды 3-14) - с первыми входами элементов ИЛИ 188 группы, выход 185 (разряды 1-14) - с первым информационным входом мультиплексора 189, второй информационный вход мультиплексора 189 соединен с входом нулевого потенциала устройства, выход мультиплексора 189 соединен с первым информационным входом мультиплексора 192, выход мультиплексора 190 соединен с информационным входом регистра 187, выход которого соединен с вторыми входами элементов ИЛИ 188 группы, выходы с первого по десятый разрядов выхода регистра 187 сое;, динены с входами соответствующих...

Номер патента: 1649534

Опубликовано: 15.05.1991

Авторы: Ильин, Юсупов

МПК: G06F 7/38

Метки: арифметическое, разрядно-модульное

...выпол. нявтся аналогично действиям с числами в дополнительном коде, Старший разряд результата Формируется на элементе ИСКЛИЧИ)ЦЕЕ ИЛИ 36 модуля 2, посту 5 пает на вход 39 сдвигателя 34 и записывается и стяршиц разряд регистра 35.КонФигурацпя разрядно-модульного ариФметпческого устройства предусматривает возможность расширения разрядности обрабатываемых данных за счет объединения нескольких таких устройств. Прп этом устройства объединяются аналогично тому, как объединены модули 1 и 2 в каждом из них, Сигналы на входах 19 и 20 устанавливаются таким образом, что в устройстве, обрабатывающем младшие 2 п разрядов, коммутатор 5 пропускает на свой выход инФормацию с выхода 23 модуля 1, коммутатор- с выхода 24 модуля 2, в устройстве,...

Номер патента: 1656524

Опубликовано: 15.06.1991

Авторы: Базин, Корнев

МПК: G06F 7/38

Метки: информации, сдвига

...12 устройства коммутирует на выход блока 9 мультиплексоров управления второй вход, и на выход блока 9 мультиплексоров управления поступают разряды с выхода 20, т.е, в двоичном изображении код "100". Поддействием единичного значения с входа 12 блок 10 мультиплексоров управления также коммутирует второй вход, и на выход блока 10мультиплексоров управления передаютсяразряды с выхода 22, т.е. двоичный код"100"На выходы 23 и 24 поступает информация: "5" и "1" соответственно. 5Таким образом, первые пять блоков 2мультиплексоров под действием управляющих сигналов "100" коммутируют на модули4 сдвига следующую информацию:Ог 4, , Озо; Оо 05; 06011; 01 гОп; 10018023.Эти модули сдвига выполняют операцию ЛЛ на пять разрядов, и на их выходах18 будет...

Номер патента: 1661757

Опубликовано: 07.07.1991

Авторы: Горовой, Тихомиров, Шинкевич, Яхимчик

МПК: G06F 7/38

Метки: каскадное, многоразрядных, операндов, ортогонального, сдвигов, типа

...младших разрядов на пять разрядов,тогда на входах разрядов входа 11 25установлены значения параметра сдвига соответственно 1-0-1, т,е, формирование результата на выходе 10 осуществлялось последовательно первойстрокой коммутаторов 1 (сдвиг на 1разряд), второй строкой коммутато 1 ов 1 (сдвиг на 0 разрядов) и третьейстрокой коммутаторов 1 (сдвиг на4 разряда), Выходы 18 дешифраторов 2аходятся в состоянии логического "О"(фиг. бг) и закрывают транзисторы 37подзаряда всех строк матрицы коммутаторов 1 и всех коммутаторов 5 группы,За счет разрешения сдвига высокимуровнем на входе 12 управляющие входы 21 и 22 передачи и сдвига коммутаторов 1 и 5 соответственно установлены в значении 0-1 в коммутаторах1 первой и третьей строки и первоми третьем...