Каскадное устройство ортогонального типа для сдвигов многоразрядных операндов

(19) (1 УБЛИК 51) собг 7 САНИЕ ИЗОБРЕТЕН ТОРСИ СВИДЕТЕЛЬС(54) КАСКАДНАЛЬНОГО ТРЯДНЫХ ОПЕ(57) Изобрлительнойпользованоустройствции) мантидительныхсистемах с ОРТОГО- МНОГОРА к вычисыть исеализации нормализаопроизвоислительныхой. Устрой1 Ф) СЛ ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР(56) Патент США4383304,кл, С 06 Р 7/00, опУблик. 1983,Авторское свидетельство СССР602939, кл, С 06 Р 7/00, 1976 НОЕ УСТРОЙСТВОИПА ДЛЯ СДВИГОВАНДОВтение относитсехнике и м ожетпри аппаратнойормализации (дс числа в высоараллельных вычплавающей запя1661757 ство характеризуется повышенным быстродействием за счет совмещения во времени процесса смены информации на его информ.-ционных и/или управляющих вхо 5 дах и процесса подзаряда выходов коммутаторов каждой строки для ускоренной передачи высокого уровня сигнала, а также за счет ускоренной передачи низкого уровня сигнала посредством уменьшения логического перепада, по:пшенной надежностью за счет асинхронного отслеживания момен 120 тора 5 группы), вход 25 и выход 26выходного буферного узла 4 группы(выходного буферного узла 7), вход27 и выход 28 входного буферного узла3 (входного буферного узла 6).25 Дешифратор 2 (фиг, 3) содержитпервый и второй элементы И-НЕ 29 и30, с первого по четвертый элементыНЕ 31-34,Коммутатор 1 (5) (фиг. 3) содержитс первого по третий МДП-транзисторы35-37 п-типа.Выходной буферный узел 4 (7)(фиг. 4) содержит элемент НЕ 38 иМДП-транзистор 39 р-типа.Входной буферный узел 3 (6)(фиг, 5) содержит МДП-транзистор 40р-типа и МДП-транзистор 41 п-типа,затворы которых соединены и являютсявходом 27 узла 3, стоки их соединены40 и являются выходом 28 узла 3, истокиих соединены соответственно с входомпотенциала питания и с входом нулевого потенциала устройства, Следуетотметить, что узел 3 (6) выполняет45 логическую функцию НЕ и элементы НЕ31-34 (фиг, 2), 38 (фиг, 4) реализуются аналогично.На временной диаграмме (фиг6)обозначеноф а - значения на входе 9устройства, б - значение на входе11 устройства, в - значение на входе12 устройства, г - значение на выходах18 дешифратора 2, д - значение на выходах элементов И-НЕ 29 и 30, е - значение на выходах 16 и 17 дешифрато 55ра 2, ж - значение на выходах строк,кроме последней, матрицы коммутаторов 1, з - значение на выходах комму"таторов 1 последней строки матрицы,Изобретение относится к вычислительной техникеи может быть использовано при аппаратной реализации устройств нормализации (денормализации)мантисс числа в высокопроизводительных вычислительных системах, реализующих операции с плавающей запятой.Цель изобретения - повышение быстродействия,На фиг. 1 представлена схема каскадного устройства ортогональноготипа для сдвига многоразрядных операндов (при разрядности операндов,равной восьми); на фиг. 2 - схемадешифратора; на фиг. 3 - схема коммутатора, на фиг, 4 - схема выходного буферного узла; на фиг. 5 - схемавходного буферного узла; на фиг; 6 -временная диаграмма работы устройства.Устройство (фиг, 1) содержит мат рицу коммутаторов 1, группу дешифраторов 2,группу. входных буферных узлов 3, группу выходных буферных узлов 4, группу коммутаторов 5, входной буферный узел 6, выходной буФерный узел 7, группу конденсаторов 8,входы разрядов информационного входа9 устройства, выходы разрядов информационного выхода 10 устройства,входы разрядов входа 11 задания величины сдвига устройства, вход 12запуска устройства, выход 13 окончания устройства, информационный вход14, вход 15 разрешения и с первогопо третий выходы 16-18 дешифратора 2группы, первый и второй информационные входы 19 и 20, с первого по третий управляющие входы 21-23 и выход24 коммутатора 1 матрицы (коммутата окончания переходных процессов вкаждой фазе цикла и уменьшенными аппаратурными затратами за счет выполнения коммутаторов на МДП-транзисторах п-типа, Устройство содержит матрицу коммутаторов 1, группу дешифраторов 2, группу входных буферныхузлов 3, группу выходных буферныхузлов 4, группу коммутаторов 5 вход"ной буферный узел 6, выходной буферный узел 7, группу конденсаторов 8со связями, 3 э.п. Ф-лы, 6 ил,617576 40 45 50 55 516и - значение на выходе 10 устройства,к - значение на выходе 13 устройства,Коммутаторы 5 группы эквивалентныпо емкости соответствующим суммарнымемкостям активных областей транзисторов коммутаторов соответствующейстроки матрицы и группы, а также емкостям межсоединений в этих узлах,Асинхронный принцип работы устройства осуществляется взаимодействиемдвух сигналов - с входа 12 и с выхода 13. По заднему фронту сигналас входа 12 отключается приемник результата сдвига и осуществляется переход к фазе подзаряда устройства.В ней происходит отключение коммутаторов 1 матрицы и коммутатора 5группы от их информационных входови подзаряд емкостей выходов всехкоммутаторов, кроме коммутатора 1последней строки матрицы и последнего коммутатора 5 группы, а такжеконденсаторов 8 группы с помощьютранзисторов 37 до уровня (Б и иБ,ю ), а емкостей выходов коммута-торов 1 последней строки матрицы .ипоследнего конденсатора 8 группы доуровня, равного Б , с помощью допол,нительно включенного ИДП-транзистора 39 обратной связи р-типа. Выход10 обнуляется и сбрасывается выход13 в состояние логического "О", что. является разрешением к смене исходной информации на входе 9 и установлению нового значения параметра сдвига на входе 11, После окончания этихпроцессов вход 12 переключается всостояние логической "1" и начинаетсяфаза сдвига и получения результата.Транзисторы 37 закрываются с помощьюэлементов НЕ 34 дешифраторов 2, аинверсное и прямое значения кодасдвига, являющиеся соответственноуправляющими сигналами передачи исдвига в соответствующей строке коммутаторов, устанавливаются на соответствующих выходах 16 и 17 и разрешаютсдвиг, В каждой строке матрицы коммутаторов 1 происходит сдвиг либона "0", либо на К разрядов, что определяется соответственно одновременным открыванием либо транзисторов35, либо транзисторов 36 и зависитот установленного кода соответствующего дешифратора 2 (либо 1-0, либо0-1). Требуемое число сдвига набирается суммой по всем строкам матрицы и определяется исходным трехразрядным кодом параметра сдвига, причемосвобождающиеся разряды результатасдвига заполняются единичными значениями как результатом инверсии ввыходных буферных узлах 4,При необходимости заполнять освобождающиеся разряды результата нуле О выми значениями вторые информационные входы мпадщих коммутаторовстрок матрицы соединяются с входомпотенциала питания. Разряд выходапоследнего коммутатора 5 на вход нулевого потенциала осуществляется через цепочку из трех открытых ИДПтранзисторов и-типа коммутаторов 5группы (которые всегда найдутся прилюбом коде сдвига ввиду соединения 20 первого и второго информационныхвходов соответствующих коммутаторов)и четвертый постоянно открытый ИДПтранзистор 41 и-типа во входномбуферном узле 6 и моделирует переход ный процесс разряда эквивалентной емкости выходов коммутаторов последнейстроки матрицы через аналогичнуюцепочку транзисторов при условииналичия единичного значения в сдвигаемом разряде исходного числа, Приэтом переключение выхода 13 завершения сдвига в состояние логической 1свидетельствует об окончании фазысдвига и установления требуемой информации на выход 10 результата сдвига, может являться сигналом к записирезультата в его регистр и позволяетбез потери в быстродействии переходить к следующему циклу работы устройства сдвига.Таким образом, за счет предварительного подзаряда выходов коммутаторов с помощью ИДП-транзисторов 37 п-типа достигается ускоренная передача неискаженного уровня логической" 1" из разряда инверсного исходногочисла с выходов буферных узлов 3группы в требуемый разряд результатасдвига с второй инверсией в группевыходных буферных узлов 4, а также ускоренная передача уровня логического "О" за счет неполного подзаряда выходов коммутаторов до уровня (Пи Бщ ), Введение коммутаторов 5 группы позволяет повысить надежность при осуществлении последовательных циклов работы устройства, Соединениевторых информационных входов младшихкоммутаторов матрицы с входом нуле30 вОго потенциала или питания и построение коммутаторов 1 на МДП-транзисторах 35-37 п-типа позволяет свестик минимуму аппаратурные затраты на5осуществление сдвига и заполнениеосвобождающихся разрядов результата.Каскадное устройство ортогональногО типа для односторонних сдвигов8 разрядного числа с заполнением осврбождающихся разрядов единичнымизначениями работает следующим образом" 1" (фиг, бв), и устройство находится в фазе сдвига, Двоичный кодчисла установлен на входе 9 (пустьон равен 10110110), причем младшийразряд находится слева, Соответственно на выходах 28 узлов 3 установ 1 ен инверсный код исходного числа01001001, Пусть исходное число сдвигается в данной фазе вправо в стороЙу младших разрядов на пять разрядов,тогда на входах разрядов входа 11 25установлены значения параметра сдвига соответственно 1-0-1, т,е, формирование результата на выходе 10 осуществлялось последовательно первойстрокой коммутаторов 1 (сдвиг на 1разряд), второй строкой коммутато 1 ов 1 (сдвиг на 0 разрядов) и третьейстрокой коммутаторов 1 (сдвиг на4 разряда), Выходы 18 дешифраторов 2аходятся в состоянии логического "О"(фиг. бг) и закрывают транзисторы 37подзаряда всех строк матрицы коммутаторов 1 и всех коммутаторов 5 группы,За счет разрешения сдвига высокимуровнем на входе 12 управляющие входы 21 и 22 передачи и сдвига коммутаторов 1 и 5 соответственно установлены в значении 0-1 в коммутаторах1 первой и третьей строки и первоми третьем коммутаторе 5 группы и451-0 в коммутаторах 1 второй строкии втором коммутаторе 5 группы,Следовательно, на выходах 24 коммутаторов 1 первой строки установленсдвинутый вправо (в сторону младшегоразряда) на 1 бит инверсный кодисходного числа 10010010 с помощьютранзисторов 36 сдвига, причем встарший разряд передано нулевое значение. Такой же код 10010010 установ 55лен с помощью транзисторов 35 передачи на выходах 24 коммутаторов 1 второйстроки матрицы, на выходах 24 коммутаторов 1 третьей строки установлено сдвинутое на 4 разряда вправо значение этого кода, т,е, 00100000, причем последние 4 старших разряда заполнены нулевыми значениями, переданными на соответствующие выходы 24 через открытые транзисторы 36 сдвигакоммутаторов 1. За счет инверсии вузлах 4 группы результат сдвига равен 11011111, при этом ввиду значения логического "0" в третьем младшем разряде результата в соответствующем узле 4 включен транзистор 39обратной связи и поддерживает высокийуровень в соответствующем узле 4,Конденсаторы 8 группы разряжены ивыход 13 завершения сдвига находитсяв состоянии логической "1",При переключении входа 12 разрешения сдвига в состояние логического"0" (фиг, бв) начинается фаза подзаряда устройства. При понижении уровня на входе 12 до значений Уи и цяепорогов переключения элементов И-НЕ29, 30 и элемента 34 выходы соответствующих вентилей начинают переключаться в состояние логической "1"(фиг, бг,д), При этом на выходепервого элемента И-НЕ 29 первого итретьего дешифраторов 2 группы, атакже на выходе второго элемента И-НЕ30 второго дешифратора 2 группы состояние логической "1" подтверждаетсяввиду наличия значения логического."0" параметра сдвига на вторых входахсоответствующих элементов И-НЕ, Приповышении уровня выходов 18 подзаряда дешифраторов 2 группы до порогаПОГ К МДП- ра зистора 37 - ипа(фиг, 2 г) начинают подзаряжатьсяразряженные в предыдущей фазе сдвигавыходы 24 коммутатора 1 матрицы и коммутаторов 5 группы (фиг. бж), По достижении сигналов в элементах И-НЕ 29и 30 уровня порога переключения Бнэлементов НЕ 32 и 33 (фиг, бд) управляющие входы 21,и 23 коммутаторов 1и 5 переключаются в состояние логического "0" и при понижении уровнейсигнала на них до величины Б по 1 д закрываются транзисторы 35 и 36 передачи и сдвига коммутаторов. Выходы 24коммутаторов первых двух строк матрицы, а также выходы 24 первого и второго коммутаторов 5 подзаряжаютсятолько с помощью МДП-транзисторов 37п-типа, поэтому конечный потенциалподзаряда будет равен Бь 1 " пор,й(фиг, бж) ввиду возрастания сопротив 1 бб 1757 10ления канала транзисторов подзаряда.После достижения потенциала подзаряда на выходах 24 третьего коммутатора 5 и коммутаторов 1 первой строки5матрицы уровня порога переключенияБ Н элемента НЕ 38 узлов 4 и 7(фиг. бз) эти элементы НЕ переключаются в состояние логического "0",включая высокоомный МДП-транзистор1039 р-типа обратной связи после понижения уровня напряжения на выходах10 и 13 до величины Б д - БОпорогового напряжения этого транзистора (фиг, би), Поэтому выходы 24 коммутаторов 1 последней. строки и последнего коммутатора 5 подзаряжаютсядо полного высокого уровня Ц о и(фиг, бз), За счет этого полностьювыключается р-канальный МДП-транзистор (не показан) в элементах НЕ 38узлов 4 и 7 и, следовательно, минимизируется статический ток утечки вэтих вентилях,3 а, счет того, что величины емкостей выходов коммутаторов 251 первых двух строк матрицы и первых двух комутаторов 5 отличаются от емкостей выходов соответствующих последних коммутаторов только на величину емкости межсоединений сдвинутых информационных сигналов, которая меньше емкости активных структур транзисторов в этих узлах, переключение выхода 13.завершения сдвига в состояние логического "0" (фиг, бк) свиде 35тельствует об окончании подзаряда выходов практически всехкоммутаторовматрицы и группы и устройства в целом, После этого устанавливается новое сдвигаемое число на входе 9 и/или новое значение параметра сдвига(фиг, ба,б), Окончание этих процессов является разрешением для перехода к фазе сдвига.Следует отметить, что сдвиг влево 45(в сторону старших разрядов) выполняется аналогично описанному выше сдвигу вправо при обратной нумерации разрядов числа, поступающих на вход 9и снимаемых с выхода 10 устройства.50 Дополнительный положительный эффект изобретения заключается в сокращенииаппаратурных затрат и повышении надежностиФормула изобретения551, Каскадное устройство ортогонального типа для сдвигов многоразрядных операндов, содержащее матрицу коммутаторов, группу дешифраторов, группу входных буфе 1 ных узлов, причем входы разрядов информационного входа устройства соединены с входами соответствующих входных буфернык узлов группы, выходы которых соединены с первыми информационными входами соответствующих коммутаторов первой строки матрицы, входы разрядов входа задания величины сдвига устройства соединены с информационными входами соответствующих дешифраторов группы, первый и второй выходы дешифраторов группы соединены соответственно с первыми и вторыми управляющими входами коммутаторов соответствующей строки матрицы, выход коммутатора р-го (р1-П) столбца К-й строки матрицы (К = 1- 11 од Пв 1 , П-разрядность числа,- ближайшее большее или равное целое) соединен с первым информационным входом коммутатора р-го столбца (К+ 1) - й строки матрицы и с вторым информационным входомКкоммутатора (р)-го столбца (К+1)-й строки матрицы, выходр-го входного буферного узла группы соединен с вторым информационным входом коммутатора (р)-го столбца первой строки матрицы, вход потенциала устройства соединен с вторыми информационнымиМ-входами коммутаторов 2 -го старших столбцов м-й строки (м = 1"1 од П)г матрицы, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, оно содержит группу выходных буферных узлов, группу коммутаторов, входной буферный узел, выходной буферный узел и группу конденсаторов, причем выходы коммутаторов последней строки матрицы соединены с входами соответствующих выходных буферных узлов группы, выходы которых являются выходами соответствующих разрядов информационного выхода устройства, вход запуска которого соединен с входами разрешения дешифраторов группы, первые, вторые и третьи выходы которых соединены соответственно с первыми, вторыми и третьими управляющими входами соответствующих коммутаторов группы, третьи выходы дешифраторов группы соединены с третьими управляющими входами коммутаторов соответствующих строк матрицы, выход входного буферного узла соединен с первым и вторым информационными входами первогокоммутатора группы, выход К-го коммутатора группы соединен с первым ивторым информационными входами (К+1)го коммутатора группы, выход последнего коммутатора группы соединен свходом выходного буферного узла,вылод которого является выходомокОнчания устройства, выход входногобуферного узла и выходы коммутаторовгруппы соединены соответственно чере конденсаторы группы с входом нулевого потенциала устройства,2. Устройство по и, 1, о т л ич а ю щ е е с я тем, что дешифраторсодержит первый и второй элементыИ-НЕ, с первого по четвертый элементыНЕ, причем информационный вход дешифратора соединен с первым входом второо элемента И-НЕ и через первыйэлемент НЕ с первым входом первогоэлемента И-НЕ, вход разрешения деширатора соединен с вторыми входамипервого и второго элементов И-НЕ ичерез четвертый элемент НЕ с третьимвЫходом дешифратора, выходы первогои второго элементов И-НЕ соединенычерез второй и третий элементы НЕс первым и вторым выходами дешифратора соответственно,3. Устройство по п. 1, о т л и -ч а ю щ е е с я тем, что коммутаторсодержит с первого по третий МДПтранзисторы п-типа, причем затворыс первого по третий МДП-транзисторовп-типа соединены соответственно с , первым, вторым и третьим управляющимивходами коммутатора, истоки с первогопо третий МДП-транзисторов и-типасоединены соответственно с первыми вторым информационными входами коммутатора и с входом потенциала питания устройства, строки с первого потретий МДП-транзисторов и-типа соединены с выходом коммутатора.4. Устройство по п, 1, о т л и -ч а ю щ е е с я тем, что выходной буферный узел содержит элемент НЕ и МДП-транзистор р-типа, причем вход выходного буферного узла соединен с входом элемента НЕ и со стоком МДП-транзистора р-типа, выход элемен та НЕ соединен с затвором МДП-транзистора р-типа и является выходом выходного буферного узла, исток МДП- транзистора р-типа соединен с входом потенциала питания устройства.16 б 1 757 Составитель А, ведактор С,ЛыжоваТехред И,Дидык Кор Клюе ектор Н.Ревск исное каз 2124 Тираж 39 8 ПодНИИПИ Государственного комитета по изобретениям 113035, Москва, Ж, Раушская н ткрытиям при ГКНТ СССР д. 4/5 роизводственно-издательский комбинат "Патент", г, Ужгород, ул. Гагарина,