Устройство для деления чисел в форме с плавающей запятой

(51) 5 Г 06 Г 7/38 ПИСАНИЕ ИЗОБРЕТЕНИЯд ВТОРСКОМУ СВИДЕТЕЛЬСТВУ ий ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕН 11 ЯМ И ОТНРЫТИЯМПРИ ГННТ СССР(71) Институт полупроводников АН УССР(56) Авторское свидетельство СССР Р 662938, кл, Г 06 Г 7/52, 1976.Авторское свидетельство СССР Р 1012241, кл. С 06 Р 7/38, 1981. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧИСЕЛ В ФОРМЕ,С ПЛАВАЮ 11 ЕЙ ЗАПЯТОЙ (57) Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах и системах управления, в которых применяется поразрядная передача операндов. Цель изобретения - расширение Функциональных возможностей устрой ства за счет деления ненормализованных исходных операндов и повьппения достоверности вычисляемых результатов, Устройство выполняет операцию деления как с нормализованными,так и с ненормализованными числами в форИзобретение относится к вычислитель1 ной технике и может быть использовано в цифровых вычислительных машинах для деления чисел в форме с плавающей запятой.Цель изобретения - расширение функциональных возможностей устройства за счет деления ненормализованных исходных операндов и повьппение достоверности вьтчисляемьтх результатов,ме с плавающей запятой, мантиссы которых Формируются вне устройства, например в преобразователях поразрядного уравновешивания, и поступают последовательно старшими разрядами вперед на входы устройства, чем обеспечивается достижение поставленной цели. Изобретение также позволяет совмещать во времени процессы поразрядного ввода и вычисления частного, , вследствие чего значительно экономится время на получение результата операции деления чисел. Устройство содержит блок деления, сумматор порядков, два дешифратора, триггер, регистр управления, элемент ИЛИ, счетчик нормализации, сумматор нормали- Ж зации, блок сравнения, регистр порядка частного, два элемента ИСКЛЮ- т 1 АЮ 111 ЕЕ ИЛИ, два регистра мантиссы делимого, два коммутатора, распределитель импульсов, триггер делимого, тригер делителя, счетчик разрядов тиамат мантиссы, счетчик и элемент И, которые соединены между собой соответствующим образом. 1 ил. На чертеже представлена структурная схема устройства для деления чисел в Форме с плавающей запятой.Устройство содержит входы 1 и 2 мантиссы делимого, элемент ИСКЛЮЧАЮ 111 ЕЕ ИЛИ 3, первьп регистр 4 мантиссы делимого, первьпт коммутатор 5, второй регистр 6 мантиссы делимого, второй коммутатор 7, .ле.тент ИСКЛЮЧАФ 1 ЕЕ ИЛИ 8, входы 9 и 1 О мантиссыделителя, триггер 11 делимого, триг" гер 12 делителя, распределитель 13 импульсов, вход 14 синхронизации,блок 15 деления, первый дешифратор 16, триггер 17, .регистр 18 управления,5 входы 19 и 20 мантиссы частного, элемент ИЛИ 21, блок 22 сравнения, выход 23 сигнала конца операции, регистр 24 порядка частного, сумматор 25 нормализации, счетчик 26 нормализации, элемент И 27, выходы 28;28 порядка частного, сумматор 29 порядков, входы 30-30 и 31-31 порядков делимого и делйтеля соответственно, счетчик 32 разрядов мантиссы, второй дешифратор 33 и счетчик 34,Регистры 4,6.и 18 выполнены сдвигадщими, разрядность которых равна щ + 1(ш-разрядность мантисс).Блок 15 деления можно построить, например, с помощью регистров делимого и делителя, блока суммирования, регистра частного, триггера, дешифратора и элемента ИЛИ. Этот известный блок предназначен для деления последовательно поступающих, начиная со старших разрядов, мантисс опе. рандов, представленных в избыточной двоичной системе. счисления с цифрами 1,0 и -1. В каждом =м цикле вычисле 30 ний (где 1=1,2,3) такой блокпри последовательном поступлении на его входы разрядов мантисс операндов с весом 2формирует на своих выходах разряды мантиссы частного с весом 352, т.е. разряды мантиссы частноговычисляются с запаздыванием на три цикла. При этом обеспечивается совмещение во времени процессов поразрядного ввода мантисс операндов и их обработки. Цифры избыточной двоичной системы, с помощью которых представляются раз ряды мантисс исходных операндов и45 частного, изображены кодом канонической двоичной системы. Так, цифре -1 соответствует наличие сигнала логической единицы на входах 1 или 9 или на выходе 19. Цифре,1 соответствует наличие сигнала логической единицы на входах 2 или 10 или на выходе 20. Цифре 0 соответствует либо отсутствие сигнала логической единицы на входах 1 и 2 или 9 и 10, а также на выходах 55 19 и 20, либо наличие такого сигнала на каждом входе и выходе перечисленных пар. Другими словами, цифра 0 может быть представлена двоичным кодом 00 либо 11.Дешифратор 16 служит для распознавания первого значащего разряда мантиссы частного.Блок 22 сравнения представляет собой стандартную схему сравнения чисел, выполняющую сравнение вычисляемого значения порядка частного с величиной минимального порядка, при которомформируемое частное можно считать рав; ным нулю. Величина такого минимального порядка заранее известна и равна -2 " (где и -1 - разрядность порядка беэ учета знакового разряда). Для представления порядков операндов и частного используется каноническая .двоичная система счисления . Значения порядков представляются со знаком с помощью дополнительного кода.В качестве сумматоров 25 и 29 могут быть использованы стандартные и - разрядные двоичные сумматоры комбинационного типа . Оба сумматора служат для выполнения операции вычитания с учетом знаков слагаемых. Сумматор 29 вычисляет разность порядков делимого и делителя. Для этого у сумматора 29 все и входов второго слагаемого, подключенных к входам 31- 31 порядка делителя, являются инвертирующими, а на вход переноса младшего разряда этого сумматора подается сигнал логической единицы. Сумматор 25 определяет разность между числом на выходе сумматора 29 и содержимым счетчика 26. Для этого все и входов первого слагаемого сумматора 25 также являются инвертирующими (они подключены к выходам счетчика 26)Счетчик 26 нормализации - это стандартный и - разрядньш реверсивный двоичный счетчик, исходное состояние которого "-4" в обратном коде.Счетчики 32 и 34 представляют собой обычные двоичные суммирующие счетчики, коэффициенты счета которых соответственно равны ш + 1.Устройство работает следующим образом.Перед выполнением операции деления счетчика 32 и 34, все триггеры и регистры устройства устанавливаются в нулевое состояние, а блок 15 и счетчик 26 - в исходное (цепи установки не показаны). Установка очередных 1-х разрядов мантисс операндов на вхо" дах 1,2 и 9, 10 устройства в каждом5 15663 1-м цикле вычислений происходит под действием синхронизирующих сигналов с входа 14, а именно по спадающему фронту этих сигналов. Кроме того, синхронизирующие сигналы своими спа 5 дающими фронтами выполняют как сдвиги на один разряд в регистрах 4,6 и 18) так и запуски распределителя 13, При обработке нормализованных и не равных нулю операндов с появлением синхронизирующих сигналов с входа 14 на выходы 1,2 и 9, 10 поразрядно поступают соответственно коды разрядов мантисс делимого и делителя) начи 15 ная со старших разрядов. Одновременно с поступлением на входы 1,2 и 9, 10 первых старших разрядов (с весом 2 ) мантисс операндов их порядки подаются на входы 30 - 30 и 31 - 31. Сум1 1матор 29 вычисляет разность поступивших порядков с учетом их знаков. Полученная разность с выходов сумматора 29 выдается на входы второго слагаемого сумматора 25 для последующих 25 преобразований в соответствии со значениями разрядов мантиссы частного, которые в каждом 1 - м цикле вычислений формирует на своих выходах блок 15. Последний производит вычисления в 0 каждом х-м цикле под управлением трех сигналов от распределителя 13, который, в свою очередь, под действием каждого .-го синхронизирующего сигнала на своем запускающем входе вырабатывает сле 35 дующие друг за другом и неперекрывающи" еся во времени три необходимых блока 15 управляющих сигнала.При поступлении на входы 1,2 и 9,10 двоичных кодов первых старших значащих разрядов мантисс операндов элементами 3 и 8 на своих выходах вырабатываются сигналы логических единиц, которые устанавливают в единичное состоя. ние триггеры 11 и 12. Дешифратор 33 анализирует состояния триггеров 11 и 12 по синхронизирующим сигналам с входа 14 устройства. Причем на первом выходе дешифратора 33 сигнал логической единицы возникает тогда, когда в единичном состоянии находится триггер 11. Появление сигнала логической единицы на втором выходе дешифратора 33 происходит в том случае, когда триггер 11 находится в нулевом состоянии, а состояние триггера 12 при этом может быть произвольным.Если оба триггера 11 и 12 находятся в единичном состоянии, то Формирова. 40 бние сигналов логически. единиц на выходах дешифратора 33 н- прсисхопит, Для случая нормализованных мантисс состояние счетчика 34 остается нуле" вым после прихода ;ервых старших разрядов мантисс операндов и не .изменяется в процессе вычислений. Коммутаторы 5 и 7, имея на своих управляющих входах нулевой двоичный код, к своимвыходам через свои первые информационные входы подключают выходы первых разрядов регистров 4 и 6 С выходовкоммутаторов. 5 и 7 двоичные коды разрядов мантиссы делимого, задержанные с помощью регистров 4 и 6 на один цикл вычислений по отношению к пвоичным кодам разрядов мантиссы д пителя, подаются на входы делимого блока 15. Задержка разрядов мантиссы делимого несбходима для правильного Функционирования блока 15, поскольку для него необхоцимо, чтобы делимое было меньше делителя.Таким образом, по каждому 1.-му синхронизирующему сигналу двоичный код с входов 1 и 2 запоминается в регистрах 4 и 6 и в следующем цикле с выходов первых разрядов этих регистров через коммутаторы 5 и 7 поступает на входы делимого блока 15. Последний на основании поступающих разрядов мантисс операндов формирует на своих Выходах разряды мантиссы частного с запаздыванием на три цикла вычислений, По каждому х - му синхронизирующему сигналу через выходы 19 и 20 выдаются из устройства коды разрядов мантиссы частного, которое при этом анализируются дешифратором 16. Причем, если анализируемой цифрой мантиссы частного является О, то дешифратор 16 на своем втором выходе по синхронизирующему сигналу с входа 14 формирует сигнал логической единицы. Этот сигнал поступает на первый вход элемента П 27, на второми третьемвходах которого в настоящее время. т,е. после прихода первого старшего значащего разряда мантиссы делителя и до появления первого значащего разряда мантиссы частного на выходах блока 15, установлены разреша" ющие потенциалы логических единиц, Поэтому сигнал логической единицы с второго выхода дешифратора 16 через элемент И 27 поступает на суммирующий вход счетчика 26 и увеличивает его содержимое на единицу. Прн помо 15 бб 340щи сумматора 25 определяется разность между числом (уменьшаемое) на ныходе сумматора 29 и содержимым (вычитаемое) счетчика 26. Тагим образом, по каждому разряду вычисляемой блоком 15 мантиссы частного, начиная с первого старшего разряда, равного нулю, осуществляется -меньшенце разности порядков на единицу до появления первого значащего разряда.При получении первого значащего разряда мантиссы частного, равного 1 или -1, дешифратор 16 по синхронизирующему сигналу выдает сигнал логической единицы на своем первом выходе, устанавливая таким образом триггер 17 в единичное состояние. При этом по,юявившийся логический нуль на нулевом выходе триггера 17 блокирует прохождение возможных последующих сигналов логической единицы через элемент 27 с второго выхода дешифратора 16 на суммирующий вход счетчика 26.Сигнал логической единицы с единич 25 ного выхода триггера 17 устанавливает в состояние единицы первый младший разряд регистра 18 управления, а также.производит запись в регистр 24 значения откорректированного на суммато ре 25 порядка частного, Вследствие этого на выходах 28-28 устанавливает ься порядок еще вычисляемой, но уже нормализованной мантиссы частного., Под действием последующих синхрони 35 зирующих сигналов в регистре 18 происходит сдвиг логической единицы от младших разрядов этого регистра к старшим. Это позволяет вести отсчет числа выдаваемых разрядов нормализованной мантиссы частного. Вьиисления разрядов мантиссы частного устрой. ством прекращается, когда единица в регистре 18 появляется в его старшем (гп +1) = м разряде. При этом че,- 45 рез выходы 19 и 20 выдано гп разрядов нормализованной мантиссы частного. Признак окончания операции деления Формируется с помощью сигнала логической единицы на выходе 23 устройст 50 ва по сигналу логической единицы на первом входе элемента ИЛ 1 21.Если же в процессе одновременного вычисления мантиссы частного, ее нормализации и соответствующей корректировки порядка частного его значе 55 ние на выходах сумматора 25 становится равным значению минимапьно допустимого порядка то блок 22 сравпения определяет это и на его выходе устанавливается сигнал логической единицы, Этот сигнал попадает на второй вход элемента ИЛИ 21 и, пройдя через этот элемент, появляется на выходе 23 сигнала конца операции устройства, свидетельствуя о том, что э"нерадив закончена.Предлагаемое устройство позволяет также выполнять операцию деления не" нормализованных операндов и обраба.ывать ситуации, когда одна либо обе мантиссы исходш 1 х операндов равны нулю, Такие случаи могут возникать, например, при использовании предлагаемого устройства в контуре управления системой, работающей в реальном времени, В этих условиях работы на входы устройства, как правило, поступают ненормализованные либо даже нулевые операнды, Формирующиеся в преобразователях поразрядного уравнонешивания, которые работают синхронно. Работа устройства для ситуации нулевых мантисс выглядит следующим образом; Если на входы"1,2 и 9, 10 устройства начинают поступать разряды мантисс равные нулю, то по каждому д - му сицхронизирующему сигналу с входа 14 дешифратор 33 на своем втором вь 1 ходе выдает сигнал логической единицы, который увеличивает каждый раз содержимое счетчика 32 на единицу, Производя отсчет (м + 1)-го сигнала, счетчик 32 Формирует на своем выходе сигнала переполнения логическую единицу. Такой сигнал, пройдя через элемент ИЛИ 21, появляет" ся на выходе 23 устройства, сигнализируя об окончании операции. В этом случае, если мантисса делителя не рав" на нулю, то после появления на входах 9 и 10 первого значащего разряда элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 8 будет выдана логическая единица на вход установки в единичное состояние триггера 12, который при этом изменит свое состояние на единичное. Однако дешифратор 33 после этого будет продолжать формирование сигналов логических единиц на своем втором выходе по синхронизируюшим сигналам. В результате этого будет получен сигнал переполнения счетчика 32,которьп приведет к выработке элементом ИЛИ 21 сигнала конца операции на выходе 23 усстройства.0 1 О Указанный сигнал поступает на вычитающий вход счетчика 26, уменьшая егосодержимое на единицу, ч на счетныйвход счетчика 34, увеличивая его содержимое на единицу. Уменьшение со держимого счетчик; 26 приводит к рос-. ту значения числа на выходе сумматора 25, где происходит формирование порядка вычисляемого частного, Таким образом достигается совмещение во времени процесса поразрядного ввода ненормализованных мантисс и процесса коррекции порядка частного по нулевым разрядам мантиссы делителя до прихода на входы 9, 10 первого значащего разряда мантиссы делителя.Двоичные коды разрядов мантиссы делимого с входов 1 и 2 последователь. но разряд за разрядом по каждому синхронизирующему сигналу вводятся в сдвигающие регистры 4 и 6До момента поступления первого значащего разряда мантиссы, делителя на входы 9 и 10 с помощью счетчика 34 и коммутаторов 5 и 7 осуществляется слежение за движением кодов разрядов делимого в регистрах 4 и 6. С приходом первого значащего разряда мантиссы дели- теля на входы 9 и 10 триггера 12 по сигналу логической единицы с выхода элемента 8 переходит в единичное состояние, после чего дешифратор 33,ре. кращает формировать на своем первом выходе сигналы логических единиц. Содержимое счетчика 34 задает информационньп зход коммутаторов 5 и .7, обес-. печивая таким образом поступление разрядов мантиссы делимого на входы делимого блока 15 с задержкой на один цикл по отношению к разрядам мантиссы делителя, которые подаются на входь делителя блока 15,Такая задержка необходима для правильной работы блока 15, поскольку при этом достигается условие превьппения мантиссы делителя над мантиссой делимого, Дальнейший процесс вьгчислення частного аналогичен работе устройства при делении нормализованных операндов.В том случае, когда первый значащий разряд поступает на входы 9 ч 10 разрядов мантиссы делителя устройства, происходит установка в единичное состояние триггера 12 сигналом логической единицы с выхода элемента Я. После этого на суммирующий вход счетчика 26 по каждому синхронизирующе -му сигналу начинают поступать сигн 9 15663Сигнал конца операции может бытьполучен раньше, если на выходдх сумматора 25 в процессе ввода мантиссоперандов образуется число, равноезначению минимально допустимого порядка, что обнаруживается блоком 22,который при сложившейся ситуации насвоем выходе устанавливает сигнал лойгической единицы, вызывающей появление аналогичного сигнала на выходе23, Такая ситуация может возникнуть,поскольку после установки в единичное состояние триггера 12.,на суммирующий вход счетчика 26 начинают проходить сигналы логических единиц через элемент И 27 от второго выхода дешифратора 16, увеличивая содержимоесчетчика 26, При этом значение числа на выходах сумматора 25 уменьшается.Если мантисса делителя равна нулю,а мантисса делимого ненулевая, то сприходом первого значащего разрядамантиссы делимого на выходы 1 и 2устройства происходит установка вединичное состояние триггера 11 логической единицей с выхода элемента 3.Теперь счетные сигналы логическихединиц начинают поступать на счетныйвход счетчика 34 и вычитающий входсчетчика 26 от первого выхода дешифратора 33. Отсчитав ш + 1 счетных сигналов, счетчик 34 формирует сигналпереполнения на одноименном выходев виде логической единицы, которая,35пройдя через элемент ИЛИ 21, возникает на выходе 23 устройства.При делении ненулевых ненормализованных мантисс исходных операндов устройство работает следующим образом.При одновременном появлении первых значащих разрядов мантисс делимого и делителя работа устройства аналогична делению нормализованных мантисс.Если первым значащий разряд впроцессе поразрядного ввода возникает на входах 1 и 2 разрядов мантиссыделимого стройства, то это определяет элемент 3, на своем выходе формируя логическую единицу,Этот сигнал устанавливает триггер11 в единичное состояние. После этого и до момента появления на выходах9 и 10 первого значащего разряда мантиссы делителя по каждому синхронизирующему сигналу с входа 14 дешифратором 33 на его первом выходе вырабатывается сигнал логической единицы.1566 лы логических единиц с второго выходадешифратора 16 через элемент И 27,на третий вход которого подан разрешающий сигнал логической единицы свыхода триггера 12, Такая коррекцияпорядка вычисляемого частного.происходит до тех пор, пока на выходахблока 15 не появится двоичный кодпервого значащего разрядамантиссычастного, При получении первого значашего разряда мантиссы частного,равного 1 или -1, дешифратор 16 посинхронизирующему сигчалу выдает сигнал логической единицы на своем первом выходе, устанавливая триггер 17в единичное состояние. Порядок частного с выходов сумматора 25 запоминается в регистре 24 по сигналу логической единицы с единичного выхода триггера 17. Далее, как и при обработке нормализованных мантисс исходных операндов, осуществляется вычисление и поразрядная выдача черезвыходы 19 и 2 Я остальных разрядовмантиссы частного,При делении устройством как нормализованных, так и ненормализованных исходных операндов, для представления мантисс которых используетсяизбыточная двоичная система счисления с цифрами 1,0 и -1 (цифры системы счисления меньше ее основания),мантисса частного также представляется в избыточной двоичной системе.Поэтому знаком мантиссы частного является знак первого старшего значащего разряда, так как он обладает наи большим весом 2 и в отличие от другихразрядов мантиссы частного сохраняетее знак.Предлагаемое устройство позволяетвыполнять операцию деления в тех случаях, когда исходные операнды нормализованы, исходные операнды ненормализованы, один либо оба исходныхоперанда равны нулю. Формула изобретения Устройство для деления чисел в форме с плавающей запятой, содержащее блок деления, сумматор порядков, первый дешифратор, триггер, регистр управления, элемент ИЛИ, счетчик нормализации, сумматор нормализации, блок сравнения, регистр порядка частного и первый регистр мантиссы делиЗчО 12мого, причем входы порядков делимого и делителя устройства соединены спервой и второй группами входов сумматора порядков соответственно, выходы счетчика нормализации соединеныс первыми информационными входамисумматора нормализации, выходы которого соединены с информационными входами блока сравнения и регистра порядка частного, выходы которого являются выходами порядка частного устройства, первый и второй входы мантиссы целителя устройства соединеныс первым и вторым входами делителясоответственно блока деления, выходыкоторого соединены с выходами мантиссы частного устройства и входами первого дешифратора, первый выход кото рого соединен с входом установки в"1"триггера, прямой выход которогосоединен с входом разрешения записирегистра порядка частного и входомустановки в "1" младшего разряда ре гистра управления, выход старшего разряда которого соединен с первым входом элемента ИЛ 1, второй вход которого соединен с выходом блока сравнения,выходы сумматора порядков соединены 30 с вторыми информационными входами сумматора нормализации, вход синхронизации устройства соединен с управляющимвходом первого дешифратора и входомразрешения сдвига регистра управления, 35 о т л и ч а ю щ е е с я тем, что, сцелью расширения функциональных возможностей устройства за счет деленияненормализованных исходных операндов и повышения достоверности вычис ляемых результатов, в него введеныдва элемента ИСКЛМЧАИЩЕЕ ИЛИ, второйрегистр мантиссы делимого, два коммутатора, распределитель импульсов,второй дешифратор, триггеры делимого 45 и делителя, счетчик разрядов мантис"сы счетчик и элемент И, выход которого соединен с суммирующим входомсчетчика нормализации, вычитающийвход которого соединен с первым входом 50 второго дешифратора и счетным Входомсчетчика, информационные выходы которого соединены с управляющими вхо-дами первого и второго коммутаторов,выходы которых соединены с первым .ивторым входами делимого блока деления,первый вход мантиссы делимого устройства соединен с входом последовательного ввода первого регистра мантиссыделимого и первым входом первого эле/тор М.1 Парой Составитель Н.МаркеловаТехред М.Ходанич а едакто аказ 1221 Тираж 558 НИИПИ Государственного комитета по изо 113035, Москва, Ж, РПодписноеетениям и открытиям при Гушская наб., д. 4/5 оизводственно-издательский комбинат "Патент", г. Ужгород агарина 13 15 мента ИСКЛЯАЮЩЕЕ ИЛИ, второй вход которого соедицец с вторым входом мац тиссы делимого устройства и входом последовательного ввода второго регистра мантиссы делимого, выходы разрядов первого и второго регистров мантиссы делимого соединены с информационными входами первого и второго коммутаторов соответственно, первый и второй входы мантиссы делителя соединены с первым и вторым входами второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с входом установки в "1" триггера делителя, инверсный выход которого соединен с первыми входами элемента И и второго дешифратора,. второй вход которого соединен с выходом триггера делимого, вход установки в " 1" которого соединен с выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй выход второго дешифратора соединен со счетным входом 6630 14счетчика разрядов мантиссы, выходпереполнения котброго сосдинец с тр:тьим входом элемента ИЛИ, четвертый входкоторого соединен с выходом перепол"цеция счетчика, выход элемента ИЛИсоединен с выходом сигнала конца опе"рации устройства, второй выход первого дешифратора соединен с вторым вхоО дом элемента .И, первый выход распределителя импульсов соединен с входом разрешения приема делителя блока деления, вход разрешения приемаделимого блока деления соединен,свторым выходом распределителя импуль"сов, третий выход которого соединен свходом выделения частного блока деления, вход синхронизации устройствасоединен с входами разрешения сдвига 2 О первого и второго регистров мантиссыделимого, управляющим входом второгодешифратора и запускаюцим входом распределителя импульсов.