Арифметико-логическое устройство

)5 Г 06 Р 7(38, 7/06 ПИСАНИЕ ИЗОБРЕТЕНИ риггерезапис- 8 п,ов. Ка. ьяи тво СССР 8, 1985. о СССР 8, 1985.(54) (57) ТРОЙСТВ ЛОГИЧЕСКОЕ относится Цель изобр иональных в содержит уп емент ИСКЛУ И-НЕ 3, эле РИФМЕ ТИКО- эобретение вычислиения ельасши ои технике. рение функ Устройство татор 1, ээлементы оэможносравляющий 1 АИЩЕЕмент НЕ 4,теи.коммуИ 11 И 2 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ П 1 НТ СССР ОРСНОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетелФ 1176321, кл. С 06 Р 7Авторское свидетельсУ 1290299, кл, С 06 Р 7 управляющий т элемент И б,регистр 7 пер и и и вычислительных блоков 81 где и - разрядность операнд ждый вычислительный блок содержит регистры 9, 10, 11,сумматор-вычитагель 12, коммутаторы13 - 17, элементы ИСКЛИЧМ)11 ЕЕ ИЛИ 18,19, триггеры 20,21, элементы И 22 -26, элементы ИХ 1 И 27,28,29, элементНГ 30. Устройство содержит также ин-Аормационные входы 31,32,33, тактовыйвход 34, входы 35 - 38 задания режи-,мов, вход 39 начально.1 установки, информационные выходы 40 - 42. Изобретение позволяет выполнять операцииумножения, деления, извлечения квадратного корня и сортировки массивачисел. 1 ил.Изобретение относится к вычислительной технике и может быть использовано для выполнения операций умножения, деления, извлечения квадратно 5го корня при обработке больших массивов многоразрядных чнсел,. а также длявыполнения операции сортировки.Целью изобретения является расширение Функциональных воэможностей за 1 Осчет обеспечения выполнения операциисортировки чисел.Схема устройства представлена начертеже.Устройство содержит управляющийкоммутатор 1, элемент ИСКЛИЧАИЩЕЕИЛИ 2, элемента И-НЕ 3 элемент НЕ 4,управляющий триггер 5, элемент И 6,регистр 7 перезаписи и и вычислительных блоков 8, где и - разрядность 20операндов. Каждый вычислительный блоксодержит регистры 9 - 11, сумматорвычитатель 12, коммутаторы 13 - 17,элементы ИСКЛЮЧА 3)ЩЕЕ ИЛИ 18, 19, триггеры 20,21, элементы И 22 - 26, элементы ИЛИ 27 - 29, элемент НЕ 30.Устройство содержит также информационные входы 31 - 33, тактовый вход 34,входы задания режимов вычисленияквадратного корня 35, деления 36,сортировки 37 и умножения 38, вход 39начальной установки, информационныевыходы 40 - 42,Устройство работает следующим образом.35Умножение в устройстве производится с младших разрядов множителя сосдвигом частного произведения вправопри неподвижном множимом. Частноепроизведение, в зависимости от значения и-го и (п+1)-го разряда множителяполучается или путем сложения содержимого регистра 9 с содержимым регистра 11 п=О; (и+1)=1, или путемвычитания содержимого регистра 11 из 45содержимого регистра 9: 1 п=1; (и+1)=0,или в качестве частного произведенияберется содержимое регистра 9: п==(и+1)1 .Деление в устройстве сводится квыполнению последовательности вычитаний (знак делителя равен знаку (х)го частного остатка) или суммирований (знак делителя не равен знаку(ь)-го частного остатка) делителясначала с делимым, а затем с образо 55вавшимися в процессе деления частными остатками, сдвинутыми на один разряд влево, После каждого вычитания или суммирования определяется значение ь-го разряда частного:1 (знак делителя равен знаку -го частного ос-татка) или 0 (знак делителя не равензнаку -го частного остатка),Вычисление квадратного корня вустройстве сводится к выполнению последовательности операций вычитания(результат предыдущей операции положительный) или суммирования (результат предыдущей операции отрицательный)чисел, полученных в процессе вычисления, сначала из подкоренного выражения, а затем из частных подкоренныхвыражений, за которые берутся результаты операций, сдвинутые на один разряд влево. Первая операция, котораявыполняется - это вычитание числа0,01. Знак результата этого вычитания определяет старший разряд результата вычисления квадратного корня(результат положительный - старшийразряд В 1=1, отрицательный - В=О),остальные разряды (ВрВи+) определяются аналогично. Последующиечисла вычитания или суммирования получаются путем записи кода Ъ; в дваразряда после разрядов результата извлечения корня квадратного.Сортировка массивов чисел в устройстве производится методом прямоговключения, при котором в каждом тактепутем сравнения поступающего числас просортированными числами массиваопределяется группа чисел, меньшихданного числа. Числа, меньшие поступившего числа, сдвигаются вниз на одну позицию, На образовавшееся свободное место между группой чисел, меньших поступившего, и группой чисел,больших и равных поступившему числу,записывается данное число,При операции умножения на вход 38подается логическая единица. Множимоеи множитель поступают соответственнона входы 32 и 33, а на вход 31 при.этом поступает число нуль.По первому тактовому импульсу втриггер 20 первого вычислительногоблока записывается логическая единица, а в регистры 9, 11, 1 О этого жевычислительнОго блока - соответственно нуль, множимое и множитель. Сигналс выхода триггера 20 задает сумматору-вычитателю операцию вычитания.Значение и-го и (и+1)-,го разрядовмножителя поступают на входы элемента ИСКГКЧМ)ЩЕЕ ИЛИ 18, и в случае,одна микрооперация алгоритма умножения, Результат умножения с удвоенной точностью Формируется на выходах коммутаторов 14,17 и регистра 10 и-го .вычислительного блока Ян после прохождения данных через нсе вычислительные блоки 8, т,е. после и-го тактового импульса.При операции депения на вход 36 подается потенциал логической единицы.Старшие разряды делимого (первое полуслоно) поступают на вход 31, а его младшие разряды (второе полу- слово) - на вход 33, причем младший разряд второго полуслова поступает на вход первого разряда этого инФормационного входа, Делитель поступает на 455055 5 159985если содержимое и-го разряда равно содержимому (и+1)-го разряда, то напрямом выходе этого элемента имеем логический нуль, а на инверсном - единицу,ИнФормация с выходов элемента ИСКЛОЧАЫЧЕГ ИЛИ 18 проходит через элементы И 22,23 и поступает на управляющие входы коммутаторов 14 и 17,Коммутатор 14 н зависимости от инФормации на его управляющих входахможет передавать на выход сдвичутыйвправо на один разряд код либо с выхода регистра 9, либо с выхода сумматора-вычитателя 12Код с выхода коммутатора 14 первого вычислительногоблока 8 поступает на вход первогорегистра 9 (и старших разрядов) второго вычислительного блока 8, 20Значение и-го разряда множителя через коммутатор 13 поступает на инФормационный вход триггера 20 второговычислительного блока 8. Множимое свыходов регистра 11 (кроме второго и 25третьего разрядов) поступает на входысоответствующих разрядов регистра 11второго вычислительного блока 8.Второй и третий разряд множимого через коммутатор 15 пос гупает на входывторого и третьего разрядов регистра11 второго вычислительного блока 8 .По второму тактовому импульсу инФормация с выходов первого вычислительного блока 81 записывается и триггеры 20, 21, регистры 9 . - 11 второговычислительного блока 8. Одновременно в первый вычислительный блок 8записываются новые числа для выполнения операции умножения. В каждомвычислительном блоке 8 выполняется 3 6вход 32. Знаковые разряды делимогои делителя поступают на входы элемента ИСКЛВЧА 1 О 11 ЕЕ ИЛИ 2, на выходе которого Формируется знак частного, который записывается н триггер 20 первоговычислительного блока 8.По первому тактовому импульсу делитель и делимое записываются в регистры 9 - 11,Сигнал с выхода триггера 20 устанавливает сумматор-вычитатель 12 илив режиме вычитания (логическая единица) или в режим суммирования (логический нуль). Инверсное значение знакарезультата, полученное на выходе сумматора-нычитателя 12 поступает навход элемента ИСКЛЯЧАИЦЕЕ ИЛИ 19, надругой вход которого поступает знакделителя.В случае равенства этих знаков навыходе элемента ИСКЮЧАИЩГЕ ИЛИ 19Формируется сигнал логического нуля,который через коммутатор поступаетна вход триггера 20 второго вычислительного блока 82.Код с выходов сумматора-нычитателя 12, сдвинутый влево на один разряд, проходит через коммутатор 14 ипоступает на входы старших разрядоврегистра 9 второго вычислительногоблока 8. На вход младшего разрядарегистра 9 второго вычислительногоблока Япоступает код с выхода и-горазряда регистра 10 первого вычислительного блока 81, прошедший черези-й разряд коммутатора 14 этого вычислительного блока. Код с ныхода коммутатора 17 поступает на вход первогоразряда регистра 10 второго вычислительного блока Яр, На входы остальныхразрядов регистра 10 поступает код свыходов регистра 10 первого вычислительного блока 81, сдвинутый вправона один разряд. Делитель с выхода регистра 11 через коммутаторы 16 и 15поступает на входы соответствующихразрядов регистра 11 второго нычислительного блока 82.По второму тактовому импульсу инФормация с выходов первого вычислительного блока 8 записывается н триггеры 20, 21, регистры 9 - 11 второговычислительного блока 82,Одновременно в первый вычислительный блок Я записываются новые дели- ютель и делимое для выполнения операции деления. В каждом вычислительномблоке 8 выполняется одна итерация алЧАЮЩЕЕ ИЛИ 19 Формируется логическийнуль, который через коммутаторы 13и 17 поступает соответственно на входтриггера 20 и на вход первого разрядарегистра 10 второго вычислительногоблока 8. Код с выходов регистра 11(кроме второго и третьего разрядов),через коммутатор 16 поступает на входы соответствующих разрядов регистра11 второго вычислительного блока 8.На второй и третий разряд данного регистра 11 поступает соответственноинверсное и прямое значение знака вычитания, прошедшее через коммутатор 15.Код с выходов регистра 11, сдвинутый вправо на один разряд, поступаетна входы регистра 11 второго вычислительного блока 82,По второму тактовому импульсу инФормация с выходов первого вычислительного блока 8 1 записывается втриггеры 20,21 и в регистры 9 - 11второго вычислительного блока Яд. Одновременно в первый вычислительныйблок 8 1 записывается новое подкоренное выражение для извлечения квадратного корня. В каждом вычислительномблоке 8 выполняется одна итерацияалгоритма вычисления квадратногокорня.Результаты вычисления квадратногокорня Формируются на выходе коммутаторов 16 и 15 и-го вычислительногоблока .8 п.При сортировке на вход 37 подается потенциал логической единицы. Перед началом сортировки импульсом свхода 39 начальной устзновки триггер21 и-го вычислительного блока 8устанавливается в нулевое состояние.Сортируемые числа поступают на вход31, а на входы 32 и 33 поступаютнули. Потенциал логической единицыс входа 37 поступает на входы установки в единицу триггеров 20 и уста, навливает их в единичное состояние.По переднему Фронту первого тактового импульса в регистр 9 всех вычислительных блоков 8 записываетсяпервое число сортируемого массива,а в триггер 5 - нуль.За время первого тактового импульса сигнал логической единицы с инверсного выхода триггера 5, проходячерез элемент И б, устанавливает триггеры 21 во всех вычислительных бло 759985горитма деления, Результат деленияФормируется на выходах .1-го, 2-го(и)-го разрядов регистра .10 .и коммутатора 17 и-го вычислительного блока 8, причем инФормация на выходе5(и)-го разряда регистра 10 является ,знаком результата, а инФормация на выходе коммутатора 17 - младшим разрядом частного.10При вычислении квадратного корняна вход 35 подается потенциал логической единицы. Старшие разряды подкоренного числа (первое полуслова) поступают на вход 31, младшие разряды 15(второе полуслово) - на вход 32, причем младший разряд второго полусловапоступает на вход первого разряда этого входа. На вход 33 поступает нуль.На выходе элемента И-НЕ 3 устанавливается потенциал логической единицы,который поступает на вход триггера 20первого вычислительного блока 84. Потенциал логической единицы с входа 35поступает на входы установки в единицу третьего, четвертого-(+2)-горазрядов регистров 11 соответственнопервого 8, второго 8,.8; вычислительного блока и устанавливает данныеразряды регистров 11 в единичные зна ченияПо первому тактовому импульсу втриггер 20 первого вычислительногоблока 81. записывается логическая единица, а в регистры 9 . - 11 этого жевычислительного блока - код подкоренного выражения и нуль с входов 3133 соответственно. На сумматоре-вычитателе 12 происходит вычитание со держимого регистра 10 (0.0100) из 40содержимого регистра 9. Результат вычитания, .сдвинутый влево на один разряд, проходит через коммутатор 14 ипоступает на входы старших разрядов регистра 9 второго вычислительного блока 8, На вход младшего разряда регистра 9 поступает код с выхода и-горазряда регистра 10 первого вычислительного блока 81, прошедший через и-й разряд коммутатора 14 этого вычислительного блока.Инверсное значение знака результата вычитания, .полученное на выходе сумматора-вычитателя 12, поступает на вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 19 на 55 другой вход которого поступает сигнал логического нуля с выхода первого разряда регистра 11;.В случае равенства этих знаков на выходе элемента ИСКЛЮ40 По фронту (и+1)-го тактового импульса происходит запись первого числа второго сортируемого массива врегистры 7 и 9, запись кода с выходовкоммутаторов 16,15 предыдущих вычислительных блоков 8 в регистры 11 последующих вычислительных блоков 8,запись логического нуля с выходатриггера 21 и-го вычислительного блока 8 п в триггер 5,9 15998ках 8 и триггер 5 в единичное состояние.По второму тактовому импульсу происходит запись второго числа из сортируемого массива в регистры 7 и 9,запись первого числа с выходов коммутатора 1 в регистр 9 первого вычислительного блока 8; перезапись кодовс выходов коммутаторов 16 и 15 предыдущих вычислительных блоков в регистры 9 последующих вычислительных блоков 8; запись нуля с инверсного выхода триггера 5 в триггер 21 первоговычислительного блока 8. В первомвычислительном блоке 8 из содержимого регистра 9 вычитается содержимоерегистра 11. Если содержимое регистра9 больше или равно содержимому регистра 11, то на инверсном выходе знакового разряда сумматора-вычитателя Аормируется сйгнал логической единицы,и сигнал логического нуля - в противном случае.Этот сигнал через элемент ИЛИ 28 25поступает на вход элемента И 25, гдеон разрешает (логическая единица) или,запрещает прохождение тактовых им -пульсов через этот элемент. Кроме этого, данный сигнал управляет переключением коммутаторов 16 и 15,По третьему тактовому импульсупроисходит запись третьего числа иэсортируемого массива в регистры 7 и 9;перезапись информации с выходов коммутаторов 16 и 15 предыдущих вычисли 35тельных блоков 8 в регистры 11 последующих вычислительных блоков 8, запись нуля с выхода триггера 21 первого вычислительного блока 8 в триггер 21 второго вычислительного 82,запись кода с выходов коммутатора 1(для случая, когда второе число больше первого) в регистр 11 первого вычислительного блока 8.45По приходу следующих тактовых импульсов устройство работает аналогично 5310За время (и+1)-го тактового импульса сигнал логической единицы инверсного выхода триггера 5 через элемент И 6 устанавливает все триггеры 21 и триггер 5 в единичное состояние.После поступления (и+1)-го тактового импульса числа первого массива отсортированы в порядке убывания (наибольшее число находится в регистре 9 первого вычислительного блока ЯЛ)По приходу следующих тактовых импульсов одновременно с сортировкой второго массива чисел производится последовательный вывод первого отсортированного массива и т.д.Формула и э обретенияАрийметико-логическое устройство, содержащее элемент ИСКЛИЧА 10 ЩЕЕ ИЛИ, элемент И-НЕ и и вычислительных блоков, где и - разрядность операндов, каждый вычислительный блок содержит три регистра, сумматор-вычитатель, первый триггер, первый элемент ИЛИ, элемент НЕ, два элемента И, два элемента ИСКЛИЧАИ(ЕГ ИЛИ и три коммутатора, причем в кажпом -м вычислительном блоке, где =1,2,3, и, входы первых разрядов первой и второй групп устройства соединены соответственно с первым и вторым входами элемента ИСКЗЭ)ЧАКВ 1 ЕР ИЛИ, выход которого соединен с первым входом элемента И-НЕ, второй вход которого подключен к входу задания режима деления устройства, выход элемента И-НЕ со" единен с информационным входом первого триггера первого вычислительного блока, входы первой и третьей групп устройства соединены с информацнонными входами соответственно первого и второго регистров первого вычислительного блока, вход задания режима вычисления квадратного корня устройства соединен в х-м вычислительном блоке с первым входом первого элемента ИЛИ и входом установки в единичное состояние (+2)-го разряда третьего регистра, вход задания режима деления устройства соединен с вто рыми входами первых элементов ИЛИ всех вычислительных блоков, вход задания режима умножения устройства соединен с первыми входами первого и второго элементов И и первыми управляющими входами первых коммутаторов всех вычислительных блоков, тактовый11 1599 вход устройства соединен с входами синхрьнизации первых триггеров и первых и вторых регистров всех вычисли" тельных блоков, в -м вычислительном блоке выход первого триггера соединен с управляющим входом сумматора-вычитателя, выходы разрядов первого регистра соединены с входами соответствующих разрядов первой группы информа ционных входов сумматора-вычитателяи со сдвигом на один разряд в сторону младших разрядов - с входами разрядов первой группы информационных вхо- дов второго коммутатора, выходы разрядов сумматора-вычитателя соединены .со сдвигом на один разряд в сторону младших разрядов с входами разрядов второй группы информационных входов второго коммутатора и, са сдвигом на один разряд в сторону старших разрядов - с входами разрядов третьей группы информационных входов второго коммутатора, первый и второй управляющиевходы которого подключены к выходу соответственно первого и второго элементов И, вторые входы которых подключены соответственно к инверсному и прямому выходам первого элемента ИСИЮЧАИЩЕЕ ИЛИ, первый.и второй вхады которого подключены к выходам саатветственно и-го и (и+ 1)-га разрядов второго регистра, выход первого элемента ИЛИ соединен с вторым управляющим входом первого коммутатора и третьим управляющим входом второго коммутатара, выходы разрядов третьего регистра соединены с входами соответствующих разрядов второй группы информационных входов сумматора-вычитателя, выходы (+ 1)-га и (+2)-га разрядов третьего регистра соединены с входами соответственно первого и второго разрядов первой группы информационных входов третьего коммутатора, прямой и инверсный выходы первого, разряда сумматора-вычитателя соедине ны с входами соответственна первого и второго разрядов второй группы информационных входов третьего коммутатора, инверсный выход первого разряда сумматора-вычитателя соединен с первым входом второго элемента ИСКЛЮЧАЛО" ЩЕЕ ИЛИ, второй вход которого подключен к выходу первого разряда третьего регистра, первый и второй информационные входы первого коммутатора подключены соответственно к выходу и-го разряда второго регистра и к выходу 2025 3040 45 50 второго элемента ИСКЛИЧА 10 ЩЕЕ ИЛИ, выход 1-го разряда второго регистра-вычислительного блока, где 1=2,3,ши; 1=1,2 и; соединен с информационным входом 1-го разряда второгорегистра (к+1)-го вычислительногоблока, выход 1-го разряда второгорегистра и-го вычислительного блокаявляется 1-м разрядом первой группывыходов устройства,. вход и-го разряда третьей группы информационныхвходов второго коммутатора подключенк выходу и-го разряда второго регистра, выход первого коммутатора 1-говычислительного блока соединен с информационным входом первого триггера(К+1)-го вычислительного блока, группа выходов второго коммутатора и выходы первого и второго разрядов третьего коммутатора к-го вычислительного блока соединены соответственно синФормационными входами соответствующих разрядов первого регистра и синФормационными входами В+1)-го и(к+2)-га разрядов третьего регистра(1 с+1)-га вычислительного блока, группа выходов второго коммутатора и-говычислительного блока является второй группой выходов устройства, о тл и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей путем обеспечения выполнения сортировки чисел, в нега введенырегистр перезаписи, управляющий триггер, элемент И, управляющий коммутатор, элемент НЕ, а в каждый вычислительный блок - второй триггер, третий,четвертый и пятый элементы И, второйи третий элементы ИЛИ, четвертый ипятый коммутаторы, причем вход начальной установки устройства соединенс входом установки второго триггераи-га вычислительнага блока в нулевоесостояние, вход задания режима сортировки устройства соединен с первымуправляющим входам управляющего ком"мутатора, и через элемент НЕ - с вторым управляющим входом управляющегокоммутатора, выходы разрядов второгокоммутатора и-го вычислительного блока соединены с информационными входами соответствующих разрядов регистраперезаписи, входы второй группь 1 устройства и выходы разрядов регистраперезаписи соединены соответственнос первой и второй группами информационных входов управляющего коммутатора, выходы которого соединены с ин 1599813формационными входами соответствующих разрядов третьего регистра первого вычислительного блока, выход второго триггера Е-го вычислительного блока5 соединен с информационным входом второго триггера (К+1)-го вычислительно" го блока, выход второго триггера п-го вычислительного блока соединен с информационным входом управляющего триг-О гера, инверсный выход которого соединен с информационным входом второго триггера первого вычислительного блока и с первым входом элемента И, выход которого соединен с входами уста норки в единичное состояние вторых триггеров всех вычислительных блоков и управляющего триггера, вход синхронизации которого, а также второй вход элемента И и входы синхронизации 20 регистра перезаписи и вторых триггеров и вторые входы третьих элементов И всех вычислительных блоков подключены к тактовому входу устройства, в -м вычислительном блоке вход зада ния режима сортировки устройства соединен с первыми входами четвертого и пятого элементов И, входом установки в единичное состояние первого триггера, четвертым управляющим входом второго коммутатора и через элемент НЕ -с вторым .входом второго элемента ИЛИ, прямой выход которого соединен с вторыми входами третьего и пятого элементов И, выход пятого элемента И соединен с первым входом третьего элемента ИЛИ, выход которого соединен с первым управляющим входом .третьего коммутатора, вход задания режима вычисления квадратного корня 40 устройства соединен с вторыми управляющими входами третьих коммутаторов всех вычислительных блоков, входы задания режимов деления и умножения устройства соединены соответственно с вторыми и третьими входами третьих элементов ИЛИ всех вычислительных блоков, входы первой группы устройства соединены с информационными входами четвертых групп вторых коммутаторов всех вычислительных блоков, в д-м вычислительном блоке инверсный выход первого разряда сумматора-вычитателя соединен с вторым входом второго элемента ИЛИ, инверсный выход которого соединен с вторым входом четвертого элемента И, прямой выход которого соединен с третьим управляющим входом третьего коммутатора и первым. управляющим входом четвертого коммутатора, второй управляющий вход, ко-: торого подключен к инверсному выходу четвертого элемента И, выход второго триггера соединен с третьим входом второго элемента ИЛИ, выходы разрядов первого и третьего регистров, кроме их (1+1)-го и (+2)-го разрядов соединены с входами соответствующих разрядов соответственно первой и второй групп информационных входов четвертого коммутатора, выходы (+1)-го и (+2)-го разрядов первого регистра соединены соответственно с входами первого и второго разрядов третьей группы информационных входов третьего коммутатора, выход второго элемента ИСК 1 Р)ЧАЮЩЕЕ ИЛИ и выходы п-хразрядов сумматора-вычитателя и первого регистра соединены соответственно с первым, вторым и третьим информационными входами пятого коммутатора, первый, второй и третий управляющие входы которого подключены к выходам соответственно первого элемента ИЛИ, второго и первого элементов И, выход третьего элемента И соединен с входом синхронизации третьего регистра, выходы разрядов четвертого коммутатора -го вычислительного блока соединеныъс информационными входами соответствующих разрядов, кроме В+1)-го и Е+2)-го разрядов первого и третьего .регистра (1+1)-го вычислительного блока, выход пятого коммутатора 1 с-го вычислительного блока соединен с информационным входом первого разряда второго регистра Ь+1)-го вычислительного блока, выход пятого коммутатора и-го вычислительного блока является первым разрядом первой группы выходов устройства, группа выходов четвертого коммутатора и-го вычислительного блока является третьей группой выходов устройства.