Разрядно-модульное арифметическое устройство

Изобретение относится к вычислительной технике и может быть примепено для выполнения операций сложения-ддакопледдия со сдвигом, в особенности при выполнении его в виде боль,ших интегралыдых схем.Цель изобреТения, - повышение быстродействия.На Фиг. 1 представлена структур-. 10ная схема разрядно-модульного арифме тического устройства; на Фиг. 2Функциональная схема операционногомодуля.Разрядно-модульное арифметическое 15устройство содержит первый 1 и второй 2 операционные модули, регистр 3состояния, элеме;т ИСКЛ 13 ЧЛ 10 ЩЕЕ ИЛИ 4,первый коммутатор 5, элемент 6 задержки, второй коммутатор 7, входы 8 и 9 20и ипадших и и старших разрядов информаддддонного входа устройства., выход10 (и) младших разрядов младшейчасти информационного выхода устройства, выход 11 старшего разряда младшей части информационного выхода устройства, выход 12 (и) младших разрядов старшей части информационноговыхода устройства, выход 13 знаковогоразряда информационного выхода устрой ства, вход 14 переноса устройства,выход 15 переноса устройства, вход 16сдвига устройства, выход 17 сдвигаустройства, вход 18 синхронизацииустройства, первый 19. и второй 20входы задания режима устройства, пер 35вый информационный вход 21 операционного модуля 1 (2), второй информационный вход 22 операщдонного модуля 1(2), .выход 23 (п)-го младшего разряда информационного выхода операционного модуля 1 (2), выход 24 стар -шего разряда информационного выходаоперационного модуля 1 (2), вход 25переноса операционного модуля 1 (2),гыход 26 переноса операционного модуля 1 (2), вход 2 сдвига операционного модуля 1 (2), выход 28 сдвигаоперационного модуля 1 (2), выход29 младшего разряда полусуммы операционного модуля 1 (2), вход 30 синхронизации операциснного модуля 1 (2),выход 31 знака операционного модуля1 (2), выход 32 переполнения операционного модуля 1 (2)аОперационный модуль 1 (2) состоит 55из комбинаддионного сумматора 33,комбинационного сдвигателя 34, реГиСтра 35, элемента ИСКЛ 1 ОЧЛ 10111 ЕГ ИЛИ 36, выхода 37 переноса комбнддаддионного сумддатора 33, выхода 38 младшего разряда полусуммы комбинационного суддматора 33 и .последовательный вход 39 комбинационного сдвига теля 34,Разрядно-иодульддое ариФметическое устройстдзо выполняет операции с числами со знаком в дополнительном кодеи с чддсладди без знака и работаетследуювдм образом,Перед началом работы регистры 35модулей 1 и 2 и регистр 3 состоянияустанавливаются в нулевое состояние (вход начальной установки устройства не показан), Дпя работы с числами в дополнительном коде на входы 19и 20 подаются сигналы таким образом, что первый 5 и второй 7 коммутаторы пр пускают на свои выходы дддиюрмаци с выхода 28 модуля 1 и с выхода элд ента ИСКЛ 1 ЧЛИ 1 ЧЕЕ ИЛИ 4 соответственно, Числа разрядностью 2 п, подлежащие сложению с накоплением и сосдвигом, подаются в дополнительном коде на информационный вход устройства таким образом, что младшие и разрядов поступают по входу 8 в модуль 1, а старшие и разрядов - по входу 9 в модуль 2, Результат операции сложеддддя-накопледдия со сдвигом выдается в каждом цикле работы устройства на информационный выход, причеммладшие п разрядов - на выход 10и выход 11 (старший разряд младшейчасти), старшие и разрядов - на выход 12 и выход 13 (знак результата), Выдвигаемые в каждом цикле младшие разряды выдаются на выход 17 устройства.В д.-м цикле работы двоичное число, подпежащее сложению с накоплением,поступает через вход 21 каждого модуля на вход первого слагаемого сумматора 33. На вход второго слагаемого сумматора 33 поступает накопленное в предыдущих (д.-1) циклах работы устройства значение сумды Я; из регистра 35. В модуле 1 старппдй разряд гторого слагаемого поступает.через вход 22 с выхода 24 модуля 1.Е 1 а вход 22 модуля 2 и на выход знака 13 арифметического устройства поступает значение "истинного" знака суддмы Б , Истинньди 31 дак гьтчисля ется в з.-м ддидепе нз элементе 11 СЕЛРЧЛОЩЕЕ РЛ 11 4 в соответствяи с выражением:ля 1 и 2 записаны младшая и старшаячасти накопленной суммы соответственпо, причем в знаковом (старшем) разряде регистра 35 модуля 2 записанозначение сигнала, установленного вх-м цикле ня входе 16 устройства исложенного по модулю два со значениемвыходного переноса модуля .2, Значениеуказанного разряда знаком суммы Б1не является и в дальнейших вычислениях не используются. Значение "истинного знака суммы Б вычисляется в, (+1.)-м цикле работы устройства наэлементе ИСКЛЛЧЮЦЕЕ ИЛИ 4, Так какзначение М.(1 вычисляется в (х+1)-ицикле работы устройства на Фоне вычисления Б, то необходимо выполнение неравенства, обеспечивающего исключение времени вычисления "истин 20ного знака из времени цикла работыустройства:,1Т. - Вс(1)- Вгде Тт . - время Формирования "истинного" знака;И; - время задержки распростра.С(1нения сигнала от входасинхронизации устройствадо выхода переноса пер 30вого разряда сумматора,Время Тт включает в себя задержку на элементе ИСКЛЭЧЮЦЕЕ ИЛИ 4, коммутаторе 7, задержку ча вычисление лолу- суммы Ит(,1 и знакОвОгО разряда пОсту пивших на (х+1)-м цикле данных, а также задержку на межсоединениях,Лля того, чтобы разрядно-модуль- . ное ариФметическое устройство выполняло операции с числами без знака, необходимо вь 1 полнить следующие действия: установить сигналы на входах 19 и 20 таким образом, чтобы коммутатор 5 пропускал на. свой выход инФормацию с выхода 28 модуля 1, а коммутатор 7 - с выхода 24 модуля 2, а также установить значение "0 на входе 16 устройстга, На входы О и 9 пода ются .2 п-разрядные коды чисел. Все .действия,за исключением Формирования старшего разряда результата, выпол. нявтся аналогично действиям с числами в дополнительном коде, Старший разряд результата Формируется на элементе ИСКЛИЧИ)ЦЕЕ ИЛИ 36 модуля 2, посту 5 пает на вход 39 сдвигателя 34 и записывается и стяршиц разряд регистра 35.КонФигурацпя разрядно-модульного ариФметпческого устройства предусматривает возможность расширения разрядности обрабатываемых данных за счет объединения нескольких таких устройств. Прп этом устройства объединяются аналогично тому, как объединены модули 1 и 2 в каждом из них, Сигналы на входах 19 и 20 устанавливаются таким образом, что в устройстве, обрабатывающем младшие 2 п разрядов, коммутатор 5 пропускает на свой выход инФормацию с выхода 23 модуля 1, коммутатор- с выхода 24 модуля 2, в устройстве, обрабатывающем старшие 2 п разрядов, коммутатор 5 пропускает на свой выход инФормацию с выхода 29 модуля 1, коммутатор 7 - с выхода элемента ИСКПОЧАНИЕЕ ИЛИ 4, в устройствах, обрабатывающих промежуточные группы по 2 п разрядов, коммутато5 и 7 пропускают на свои выходы ин рмацию с выходов 29(модуль 1) и с (модуль 2),При применении разрядно-модульного ариФметического устройства снижаются помехи по цепям питания, так как переключение выходных буФеров младшей и старшей частей инФормациопного выхода разнесено во.времени за счет включения в цепь синхронизации элемента задержки, а также коэФЙициент разветвления по цепи синхронизации.Формула изобретения1. Разрядно-модульное яриФметическое устройство, содер;ящее первый и второй операционные модули, регистр состояния, эл.емепт ИСКЛИЧЮПЕЕ ИЛИ, первый и второй коммутаторы, причем входы п младших и и старших разрядов инФормационного входа устройства соединены соответственно с первыми инФормационными входами первого и второго операционных модулей, выход (п.)-го младшего разряда и выход старшего разряда инФОрмационного выхода первого Операционного модуЛя являются соответственно выходом (п) младших разрядов и выходом старшего разряда младшей части инФОрмационного выхода устройства, выход (п)-го младшего разряда инФормационного выхода второго операционного модуЛя является выходом (и) младших разрядов старшей части инФормационного выхода устро :ствя, вход переноса и выход переноса котороо соединенн16495;Ц 9соответственно с входом переноса первого операционного модучя н с,выходом переноса второго операциоццого модуля, вход перенося которого соединен с выходом переноса первого операционного модуля, выходы знака и переполнения второго операционного модуля подключены к Входам первое о и второго разрядов регистра состояния соответ-.10 ственцо, вход синхроцизлции первого операционцого модуля подключен ко входу синхронизации устройства, Вы-ход элемента ИСКЛееЧЛ 1 Я 11 ЕГ ИЛИ соединен с первым ицформапЗ 1 онным входом15 второго коммутатора, о т л и ч а ющ е е с я тем, что, с целью повьппеция быстродействия, оно содержит элемент задержке 1, причем Выходы сдвига и младшего разряда полусуммь 1 первого20 операционного модуля подключены соответственно к первому и второму инфор- мационным входам первого коммутатора, управлвмее 1 й Вход которого соединен с первым входом задл 1 гия реею 1 ма устройства, л 11 ь 1 ход являтся Выходом сдвига устройства, вход сдвига второго операционного модуля является входом сдвига устройства, вход элемента задержки подключен ко Входу синхронизации устройства, выход эле-, мента задержки подключен к входу СИНХРОНИЗа 11 ИЕ 1 НтОРОГО ОПЕРаЦИОННоГО модуля и к входу разрешения записи регистра состояе 1 ия, первый и второй входы элемента ИСКЗЮЧЮПЕЕ ИЛИ подключены к вьеходам первого и второго разрядов регистра состояния соответственно, выход старшего разряда информационного выхода второго Операционного модуля и второй вход за 40 дания режима устройства соедИнены соответственно со вторым информационным н управляеощим входами второго коммутатора, выход которого является выходом знакового разряда информационного выхода устройства и соединен с вторым ие 1 формационееым входом второго операционного модуля, выход старшего разряда информационного выхода первого операционного модуля со единен с вторым информационным входом первого операционного модуля, выход младшего разряда полусуммы второго Операционного модуля соединен с входом сдвига первого операционного модуля.2, Устройство по и. 1, о т л ич л ю щ е е с. я тем, что операе 1 еЕоццый модуль содержит комбицациоццый сумматор, комбинаце 1 оццы 14 сдвиглтель, регистр и элемент 11 СКЗЮЧЛЯЦЕЕ ИЗП, ПРИЧЕМ ВХОД ПЕРВОГО СЛЛГЛЕМОГО КОМ- бпнлццоццого сумматора подкл 10 чец первому ие 1 фармащ 11 енцому входу операционного модуля, выход суммы комбинаццоццого сумматора подключен к парлл 31 ел ьцому входу кОмбе 1 нлционнОГО Сдвиг лтеля, плраллельныи выход которого подключен к ицформлциоццому входу регистра, выходы (и)-го ьОЕлд - шего разряда которого соединены с входами соответсте 1 у 101 ШЕХ разрядов входа Второго слагаемого комбинлщЕО,Е- ного сумматора и являются выходом (и)-го младшего разряда информационного 11 ь 1 ходл Операционного модуля,выход старшего разряда регистра является Выходом старшего рлэряда ицфор 4 млцио 1 ц 1 ого выхода операционного модуля, вход и выход переноса комби цлциоццого сумматораподключены к входу и Выходу переноса операционного модуля соответственно, выходы старшего разряда суммы и переполнения комб 11 цл 1 ц 1 оццого сумматора подключены к выходлм знака и переполнения операционного модуля соответственно, последовательць.й выход комбинационного сдвигателя подключен к выходу сдвига операционного модуля, вход разрешения злпе 1 си регистра подключен к входу синхронизации операционного модуля, первый и второй входы элемента ИСКЗЮЧЛИЦГЕ ИЗЛ подключен к выходу переноса комбинационного сумматора и ко входу сдвига операционного модуля соответственно, выход элемента ИСКЛОИВЩГЕ ИЛИ подключен к последователе ному входу комбинационного сдвиглтеля вход старшего разряда входа второго СЛаГаЕМОГО КОМбИНЛцнсццОГО СУММЛторл подключен к второму Еенформацион 11 ому входу операционного модуля, выход младшего разряда пслусуммы комбицащ 1 оне 1 ого сумматора является соотееетствуюпе 1 м выходом ОЕеерционнто модуля.(орректор Н, Ревская Редактор Л, Пчоли я Чехред П;Олийиы Ти одписиое П",с .ззодственно-издательский комбинат "Патент", . Ужгоро Гагарина ого кои 35, Мос гета по изобр Ва, Ж, Ра ениям и открытиям при ГКНТ СССкая наб д, 4/5