Патенты с меткой «арифметико-логическое»

Номер патента: 509870

Опубликовано: 05.04.1976

Авторы: Гринфельд, Солохин, Филин

МПК: G06F 7/38

Метки: арифметико-логическое

...при выполнении арифметических операции.В зависимости от набора управляющихсигналов логический коммутатор производит следующие преобразования значенийвходных функций:над значениями функций, поступающих сблока 7 операции конъюнкции с инверсией в каждом разряде коммутатора 9;над значениями функций, поступающих свыхода блока 8;а) сдвиг влево на один разряд,б) сдвиг вправо на один разряд,в) "нулевой" сдвиг,г) кольцевой сдвиг на 8 разрядов,д) расширение знака, т. е, передачу младшего байта с "нулевым" сдвигом и заполнение старшего байта значением разрядамладшего байта,Выполнение этих функций можно проиллюстрировать на примере варианта построения логического коммутатора 9. Для выподкения конъюнкции с инверсией над значениями функций,...

Номер патента: 648979

Опубликовано: 25.02.1979

Авторы: Солохин, Филин

МПК: G06F 7/38

Метки: арифметико-логическое

...по управляющим шинам 39-45. В результате этогона первых выходах 12 первого логического коммутатора 3 формируется коньюнкция либо прямых значений операндов, либо конъюнкция инверсного значения первого и прямого значениявторого операндов одноименных разрядов, либо конъюнкция прямого значения второго операнда и прямого значения операнда на разряд младше рассматриваемого, либо логический нуль.Так же, в зависимости от управляющих сигналов, на вторых выходах 12первого логического коммутатора 3формируется конъюнкция либо инверсных значений операндов, либо прямо- бб го значения первого операнда и инверсного значения второго, либо коньюнкция инверсного значения первогооперанда на один разряд младше рассматриваемого и инверсного значениязторого...

Номер патента: 693368

Опубликовано: 25.10.1979

Авторы: Городецкий, Грачев, Дряпак, Иванов, Палагин, Тиме

МПК: G06F 7/38

Метки: арифметико-логическое

...12 и 13 соединены с выходами накапливающего сумматсьра 6 и регистра признаков 7, а их выходы соединены соответственно с шинами входа-выхода 2 и 3. Коммутаторы передают на эти шины содержимое накапливающего сумматора 6 или регистра признаков.Арифметико-логическое устройство (АЛУ) предназначено для построения микропроцессов параллельного действия с микропрограммным управлением, АЛУ позволяет выполнять арифметические и логические действия над байтами, поступающими по шинам входа-выхода 2, 3, и опе- .рации пересылок между входящими в его состав регистрами и шинами.Все действия по приему, пересылке и обработке информации в АЛУ осуществляются управляющими сигналами, формируемыми дешифраторами микрокоманд 5. Эти сигналы поступают с выходов...

Номер патента: 703808

Опубликовано: 15.12.1979

Авторы: Цесин, Шостак

МПК: G06F 7/38

Метки: арифметико-логическое

...поступающего на выход узла 11 поразрядной сепекиии при наличии на втором прямом входе алемента И 39 управляющего сигнала со входа 40, элемент И 41, прямой вход которого соединен с выходом, значения Н функции. "нскпючающее ИЛИ" узла 6 формирования логических функций, поступающего на выход узла 11 поразрядной селекции при наличии на втором прямом входе эпемента И 41,управпяюшего,сигнапа со входа 42, Выход значения Н функции "исключающее ИЛИ" узла 6 формирования логических функций соединен с инверсным входом апемента И 43 и с прямым входом апемента И 44. Выход С. узла 10 формирования внутритетрадных переносов соединен с прямым входом элемента И 43 и с инверсным входом элемента И 44.Выход значения Н функции искпючающее ИЛИ" узла 20...

Номер патента: 765808

Опубликовано: 23.09.1980

Авторы: Александрова, Королев, Осипов, Федоров

МПК: G06F 11/10, G06F 7/38

Метки: арифметико-логическое, процессора, связного

...Триггеры 13,14 и 15являются программно доступными,Устройство работает следующим образом. В первом такте происходитприем. входных операндов на регистры операндов 1 и 2 по шинам 25 и26. В случае обнаружения ошибки п 1 Ф- бОема блоК 7 выдает сигнал ошибки 29н устройство обработки прерыванийпроцессора. Этот контролв.-. производится для всех операций, выполняемых устройством, и входные операнды/ контролируются по постоянной "внутренней" четности процессора, отличающейся от четности на линии,где возможны различные типы четности. Вовтором такте над входными операндами одновременно выполняются ариФметические илогические действия ив зависимости от сигналов, поступающих по шинам 18, 22, 28, местноеустройство управления 10,...

Номер патента: 805306

Опубликовано: 15.02.1981

Авторы: Брюхович, Дуда

МПК: G06F 7/50

Метки: арифметико-логическое

...к выходам элементов ИЛИ 24йи 28, а в третьих столбцах Ьи и - к выходам элементов ИЛИ 25 и 29.Выходы элементов И групп 5. и 6, соответствующие одной н той же логической операции ИЛИ по модулю 16, объединены в одну выходную функцию, Например, ОчО; 1 чО = Оч 1 : 1 ч 1; 2 чО Оч 2 = 2 ч 2; ЗчО = ОчЗ = Зч 1 = 1 чЗ - Зч 2 = 2 чЗ = ЗчЗ = 2 ч 1 = 1 ч 2. Поэ.тому число выходов каждой из групп 5 и б равно четырем (ео - е 3, ЧО - ц 3) и они подсоединены соответственно к первым входам элементов ИЛИ 30 и 40 И 31-33 блоков .11 и 12 вывода информации.Выходы элементов И групп 4 и 7, соответствующие одной и той же логической Операции И по модулю 16, объе динены в одну выходную функцию. Например, 0 0 = 0 1 = 1 0 = 2 0 02=30=03=21=12 1 1=1 3= 3 1; 2 2=2.33...

Номер патента: 842793

Опубликовано: 30.06.1981

Авторы: Брюхович, Дуда

МПК: G06F 7/38

Метки: арифметико-логическое

...в первых строках матриц 2 и 3 к шинам в и с во нторь 1 х строках к шинам в и в третьих строках к шинам в и б,. Аналогично входы элементовИ, расположенных в нулевыхстолбцах матриц 2 и 3, подсоединенык шинам ао и (5 , соответственно, впервых столбцах - к шинам а и Д,но вторых столбцах - к шинам а и (в третьих столбцах - к шинам а 9 и р .Все элементы И матрицы 2, стоящиена диагонали матрицы, формируют однуи ту же функцию (например 2 + 01 + 1 = 0 + 2), поэтому они объединены в одну выходную шину матрицы.Число таких диагоналей равно семи,поэтому число выходных шин матрицы2, также равно семи, и они пронумерованы через СО -С и подсоединенык соответствующим входным шинам логического коммутатора 6.Аналогично выходные шины матрицы 153...

Номер патента: 890389

Опубликовано: 15.12.1981

Авторы: Гафаров, Дудкин, Ермоленко, Рогов

МПК: G06F 7/38

Метки: арифметико-логическое, контролем

...элементов И первой группы подключены ко вторым входам элементовИЛИ третьей группы,На чертеже представлена схема устройства,Устройство содержит формировательчетности результата операции, первый 2 и второй 3 информационные входыустройства, первый установочный вход4 устройства, первый, второй, третий,четвертый, пятый и шестой управляющиевходы устройства 5-10, элементы ИЛИпервой, второй, третьей, четвертой и;пятой групп 11-15, элемент ИЛИ 16,элементы И первой, второй; третьей,четвертой, пятой, шестой, седьмой,восьмой, девятой и десятой групп 1726, первый и второй элементы И 27 и28, элементы НЕ первой, второй, третьей, четвертой и пятой групп 29-33,первый, второй и третий сумматор помодулю два 34, 35 и 36, формирователи37 и 38...

Номер патента: 890390

Опубликовано: 15.12.1981

Авторы: Нестеренко, Новиков, Супрун

МПК: G06F 7/38

Метки: арифметико-логическое, двухадресной, цвм

...с четными адресами (например, 27 и 27;), а младшие части операндов - в регистрах снечетными адресами (например, 27,27;). Выполнение операции начинаетсяфф с приема в блок 2 местной памяти по,информационной магистрали 10 адреснойчасти командного слова.К-разрядная адресная часть командного слова, принятая по информационнойЖ магистрали 10 из основной памяти и определяющая адрес 1 операнда и результата операции команды сложения (вычитания) помещается в 1-разрядный регистр32 адреса .1 операнда. Поскольку стар 5 шая часть 2 п-разрядного 1 операнда находится всегда в регистре общего назначения с четным адресом, то М-разряд"ная часть командного слова, определяю(К-,1)-разрядная адресная часть командного слова, определяющая адресоперанда помещается...

Номер патента: 922727

Опубликовано: 23.04.1982

Авторы: Цесин, Шостак

МПК: G06F 7/38

Метки: арифметико-логическое

...соединен с выходом63; значения Функции И узла 4 формирования логических функций, значение 6 у поступает на выход узла 7селекции при наличии на втором прямом входе элемента И 42 управляющего сигнала 21, элемент И 43, первыйпрямой вход которого соединен с выходом Ту значения функции ИЛИ узла 4 формирования логических функцийзначение Т ; поступает на выход узла 7 при наличии на втором прямом входе элемента И 43 управляющего сигнала 23, элемент И 44, первый прямой вход которого соединен с выходом НЭ; значения функции Исключающее ЙЛИф узла 4 Формирования логических Функций, значение Н; поступает на выход узла 7 селекции при наличии на втором прямом входе элемента И 44 управляющего сигнала 25, выход Б значения суммы узла б по- тетрадного...

Номер патента: 943709

Опубликовано: 15.07.1982

Авторы: Кабалевский, Солохин, Филин, Филинов, Цивлин

МПК: G06F 7/38

Метки: арифметико-логическое

...ЭВМ на правах внешнего устройства с помощьюуниверсальной магистрали связи, 8наборе линий магистрали связи имеются шина адреса и шина данных. Центральный процессор устанавливает нашине адреса магистрали связи адресрегистра и производит с ним обменинформацией по шине данных.Работа устройства на примере вы- .полнения наиболее часто используемой операции в программах с плавающей запятой - операции нормализациичисла.На шине 56 адреса устанавливается адрес регистра 2, а на входнойшине 37 данных - операнд, при этомпрограммируемая логическая матрица35. 1 О Формирует на своих выходах 61,58 и 59 управляющие сигналы, настраивающие коммутатор 6, сумматор-вычитатель.16 и коммутатор 4 соответственно на пропуск информации с входнойшины 37 данных на...

Номер патента: 1024904

Опубликовано: 23.06.1983

Авторы: Гурьянов, Козюминский, Мищенко, Терешко

МПК: G06F 7/38

Метки: арифметико-логическое, двоично-десятичное, накапливающего, типа

...при этом каждый .элемент памяти содержит триггер и элемент задержки, вход которого подключен к входу элемента памяти, выход элемента задержки подключен к счетному входу триггера, выход которого подключен к выходу элемента памяти, выход блока коррекции каждой тетрады разрядов устройства подключен к пер" вым входам элементов ИЛИ данной тет" рады устройства, второй вход первого элемента ИЛИ данной .тетрады разрядов устройства подключен к выходу пере 1 носа из первого разряда данной тет" рады разрядов устройства, выход пер",вого элемента ИЛИ данной тетрадыразрядов устройства соединен с вхо" . дом переноса во второй разряд данСхема предлагаемого устройства 45 реализует 16 логических операций над кодами А и В, операцию, арифметичес"...

Номер патента: 1176321

Опубликовано: 30.08.1985

Авторы: Фернеза, Черкасский

МПК: G06F 7/38

Метки: арифметико-логическое

...в "0" по Я -входу сиг-, налом с шины 37, хотя на вторых входах элементов И 50 установлены "1" по инверсным выходам триггеров 48, Сигнал "0" на выходе элемента И 39 держит закрытыми элементы И 49 всех, узлов 46 анализа и не позволяет про 11763215 0 15 20 25 ЗО 35 40 45 50 55 ходить "1", которые могут появиться на шине 28 и через элементы 47, 48 и 50 пройти на шину 27.При выполнении сортировки тактовые импульсы поступают через элемент И 40 на выход 34 и одновременно через элемент И 39 при сигнале "1" на выходе 23 на вход счетчика 43 и дешифратора 44. По завершении отсчета счетчиком 43 и тактов на выходе дешифратора 44 появляется "1"Г которая закрывает элемент И 40 и т 1 рекращает дальнейшее поступление тактовых импульсов на выход 34...

Номер патента: 1259247

Опубликовано: 23.09.1986

Авторы: Аристов, Можчиль

МПК: G06F 7/38

Метки: арифметико-логическое, многофункциональное

...переносаустройства и с инверсными выходамивторого и первого элементов ИЛИ логических модулей первого, второго, третьего и четвертого разрядов, инверсные выходы третьих элементов ИЛИ которых являются соответствующими разрядами выхода результата устройстваи соединены с соответствующими входами первого элемента И, выход которогосоединен с первым входом первого элемента ИЛИ, прямой выход которого является выходом результата сравненияустройства, выходы сигнала образова-"ния переноса и переноса которого соединены соответственно с первым и вторым выходами блока ускорения перено 7 125 са, инверсные выходы вторых элементов ИЛИ логических модулей первого, второго, третьего и четвертого разрядов соединены с соответствующими входами второго...

Номер патента: 1275426

Опубликовано: 07.12.1986

Авторы: Аверьянов, Верига, Овсянников, Яловега

МПК: G06F 7/38

Метки: арифметико-логическое, встроенной, диагностикой

...диагностический тест для проверки любой схемы должен содержать максимально 2 диагностических последовательностей, где и - количество входов схемы, Для полной проверки арифметико-логического элемента, приведенного на фиг,1, необходимо задать 2 = 8 диагностических последовательностей для каждой арифметической операции, так как элемент имеет три информационных входа для приема двух одноразрядных операндов и переноса из предыдущего разряда и й2 = 4 диагностические последовательности для каждой логической опера ции, так как значение переноса для них безразлично, Элемент также имеет пять управляющих входов, которые позволяют задать 16 арифметических и 16 логических операций, Следовательно, 20 необходимо задать 16 х 8+16 х 4=192...

Номер патента: 1481742

Опубликовано: 23.05.1989

Авторы: Дьяченко, Соколов

МПК: G06F 7/38

Метки: арифметико-логическое

...НЕ, причем с первого по четвертый входы задания вида операции устройства соединены с соответствующими управляюгцими входами первого и второго блоков логических операций, первый и второй информационные входы первого блока логических операций соединены соответственно с входами первых разрядов первого и второго операндов устройства, входы вторых разрядов первого и второго операндов устройства соединены соответственно с первым и вторым информационными входами второго блока логических операций, выходы первого и второго коммутаторов являются соответственно выходами первого и второго разрядов результатов устройства, вход задания арифметической операции которого соединен с первыми управляющими входами первого и второго коммутаторов, вторые...

Номер патента: 1495782

Опубликовано: 23.07.1989

Авторы: Глебова, Квитка, Лужецкий, Стахов

МПК: G06F 7/38

Метки: арифметико-логическое

...запись втриггер 7; д-га разряда кода числа Пчерез первый элемент ИЛИ 5 . После1записи в триггер 7. разряда нечетных1весов кода числа В на информационныйвход 12; поступает д-й разряд кодавторого числа Е. Сигнал переноса Р,.поступает из (д)-го разряда на 26вторые входы первого элемента ИЛИ 5,1и элемента И 4; через мультиплексор3;, Настройка на выполнение требуемой математической операции осуществляется с помощ 1 ью сигналов И .-И71 31с входа 8. Причем, если реализуемаяоперация является только логической,. то сигналы И 5,-И., поступающие на5 3; фмультиплексор 2; равны нулю, В етомслучае выходной сигнал переноса Р.1не формируется. Для выполнения произвольной математической операции изнабора реализуемых кад настройки устройства находится...

Номер патента: 1515160

Опубликовано: 15.10.1989

Авторы: Геращенко, Грачев

МПК: G06F 7/38

Метки: арифметико-логическое

...при сложении. На выходах 15 формируется результат в соответствии с выражением в,= р (+) с, = а;О+ Ь Ю с; .При вычитании из второго операнда первого устройство настраивается по управляющим входам на выполнение действий, аналогичных суммированию второго операнда с дополнением первого операнда (инверсией первого операнда плюс единица дополнения). Для этого на управляющие входы 7-10 подается комбинация 1001, на управляющие входы 11, 12 - комбинация 01; единица дополнения подается единичным сигналом на вход 16. Многофункциональный узел 3 формирует на выходе полусумму значения разряда второго оп=1 анда и инверсии значения разряда первого операнда р;= а Ь Ч а Ь11 1 = Ь; О+ а , Элемент НЕ 18 реализует инвепсию значения разряда первого15151...

Номер патента: 1531086

Опубликовано: 23.12.1989

Авторы: Викторов, Коршунов, Коршунова, Лобанов, Чеперин

МПК: G06F 7/00

Метки: арифметико-логическое

...устрОйства).Оба операнда с выходов первой 2 и второй 1 группы регистров поступают соответственно на входы первого и второго операндов арифметико-логического блока 4, на группу настроечных входов 10 которого подается код настройки, определяющий тип выполняемой операции, а на настроечный вход 11 поступает сигнал, определяющий арифметическая или логическая операциявыполняется устройством. Одновременно с этим на первые и вторые входыгруппы элементов ИЛИ 6 с выходов первой 2 и второй 1 группы регистровпоступают значения операндов для определения старшей значащей цифры. Количество значащих цифр операндов определяет время выполнения арифмети,ческих операций в устройстве посредством Формирования сигнала единичного уровня на выходе...

Номер патента: 1599853

Опубликовано: 15.10.1990

Авторы: Ваврук, Мельник, Цмонь

МПК: G06F 7/06, G06F 7/38

Метки: арифметико-логическое

...81. записывается логическая единица, а в регистры 9 . - 11 этого жевычислительного блока - код подкоренного выражения и нуль с входов 3133 соответственно. На сумматоре-вычитателе 12 происходит вычитание со держимого регистра 10 (0.0100) из 40содержимого регистра 9. Результат вычитания, .сдвинутый влево на один разряд, проходит через коммутатор 14 ипоступает на входы старших разрядов регистра 9 второго вычислительного блока 8, На вход младшего разряда регистра 9 поступает код с выхода и-горазряда регистра 10 первого вычислительного блока 81, прошедший через и-й разряд коммутатора 14 этого вычислительного блока.Инверсное значение знака результата вычитания, .полученное на выходе сумматора-вычитателя 12, поступает на вход элемента...

Номер патента: 1711140

Опубликовано: 07.02.1992

Авторы: Дубчак, Красиленко

МПК: G06E 1/00, G06F 15/66

Метки: арифметико-логическое, оптоэлектронное

...т 1. Таким образом, применение пластин анализаторов и поляризации обеспечивает в общем случае выделение(формирование) изображений Нь 1 Х и Нь 1 Х;, где Х 30 - изображение текущего операнда, Нн -изображение части минтерма изобракений предыдущих блоков обработки, сформированных изображениями Х 1, , Хь 1, Соответствующая длина волоконно-оптического 35 жгута 7 в каждом из блоков обработки обеспечивает выделение во времени соответствующей части минтерма. Поэтому на сигнальном выходе 4 последнего блока 2 л обработки последовательно во времени 40 формируются все возможные минтермыизображений: Х 1, Х 2, , Хп Х 1, Х 2, Хл - всего 2". Подавая в соответствующие моменты времени управляющие сигналы с вы хода 24 блока 22 на управляющий вход 45...