Устройство для умножения последовательных двоичных кодов

)5 б 52, 7 МИТЕТТНРЫТИЯ ГОСУДАРСТВ ЕННЬПО ИЗОБРЕТЕНИЯМПРИ ГКНТ СССР 68 д,ИСАНИЕ ИЗОБРЕТЕНИ(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯПОСЛЕДОВАТЕЛЬНЫХ ДВОИЧНЫХ КОДОВ Эучно-производственестник ьство СССР 7/52, 03.06.88.стеров П, В. Цифроашины. - М.: Выс, рис 5.12.(71) Ленинградское наное объединение Бурев(56) Авторское свидете149586, кл. б 06 ГПреснухин Л. Н., Невые вычислительные мшая школа, 1974, с, 245 етение ел ьнои овышен ройство оизведе ение и (Р - 1) четчик(57) Изобр и вычислит тения - и ройства. Уст числения пр щи множ ных кодов, 2 мутатор 4, с относится к автоматике технике. Цель изобреие быстродействия устсодержит Р блоков выний 1 - 1, осуществляюоследовательных двоичрегистров сдвига 2, ком, элемент ИЛИ , эле594526Формула изобретецггя мент задержки 8. 1.аиця с первого такта, на входы 9 устройства подается Р пар сомножителей Х;У, в последовательном дополниИзобретецце относигся к автоматике ивычислительцой технике и предназначено дляумножения р пар сомножителей, синхроннопоступающих в последовательном дополнительном двоичном коде, начиная с младших разрядов,Цель изобретения - пог ьпцецие быстродействия устроЙства.На чертеже представлена схема устройст.ва для мцоженггя поседоватегы(ых двоигцых кодов.Устройство содержит Р блоков 1, 1 1вычисления произведений, 2(Р 1), регист-,ров 2,2 о.2 ру.сдвига тактовый вход 3, коммутатор 4, счетчик 5, выход 6, элемент ИЛИ 7элемент 8 задеркки, входы 9 - -9 мцожимых, входы 10 - О множит гей. Регистры 2сдвига вьшолцягот функцию элементов задержки входцьи последовательностей цаоп ределен ную велич и ну т,.Разрядность каждой пары регистров сд ига 2 определяется соотношением и/р(г - 1) гдег - порядковый номер блока 1.Исходя из этого соотношения вели шна тг=п/р(г - 1)Т, где Тпериод тактовой частоты, поступающей цз вход управления устройства 3. Коммутатор 4 представляетсобой и-разрядцый р-канальный мультиплексор, информационные и управляющие входыкоторого соедгшены с выходами устройств 1и с выходом двоичного счетчика 5, и-разрядный р-канальцый мультиплексор 4 служитдля поочередной передачи результатов устройствна вьход 6. Вычислительцыс блоки 1 построены кзк в известном устройстве и осуществляют умножение последовательных двоичных кодов.Устройство работает следуощим образом,В исходное состояние приводятся блоки 1,регистры 2 сдвига ц счетчик 5 устанавливаются в нулевое состояние, выходы коммутатора 4 отключены от выхода 6 уст.ройства.Начиная с первого такта на входы 9устройства подаются Р пар сомножителейХ; У в последовательном дополнительном двоичном коде с периодом Т тактовой частоты,поступающей с входа З.устройства.Умножение первым блоком 1 первой пары сомножителей Х, У, осуществляется втечение и тактов, поступгончих с входа3 управления, Через и тактов цз выходе первого блока 1 будет образовано и-разрядноепроизведение ХУ, которое поступит ца пер.вые входы коммутатора. Номер канала, ца тельном двоичном коде с периодом Т тактовой частоты, поступзкгцей с входа 3 устройства. 1 цл,1 Скоторгый поступает очсреднои результат,определяется текущим значением счетчика 5, который в первые п тактов находится в нулевом состочнии.Одновременно с выдачей значения Х Уна ицформациоцгьге входы коммутатора наего вход разрешения через элемецт ИЛИ 7поступает сигналсццхроизиругощИй выдачурезультата операции первого блока.Этот сигнал позволяет передавать значениеХ У ца выход 6. Г 1 о окончании его дейст 20 вия происходит отключение первого каналакоммутатора 4 от его выхода 6. Черезинтервал времени Лт после выдачи значенияХУ на выход 6 устройства сигналом сэлемента 8 задержки происходит изменениесостояния счетчика 5. Теперь его вьходнойкод будет соответствовать второму информационному входу коммутатора.ВтороЙ блок 12 для умножения последовательных двоичных кодов начинает работу с (и/р+1) такта, На его входы посту.30 пают сомножители Х,У с выходов парьрегистров 2 сдвига этого устройства. Сомножители ХУ будут задержаны по отношецию к сомножителям Х У ца величиггьт=и/рТ, Рабо"а второго и других оставшихся блоков 1 аналогична работе перво 35 го блока 1, рассмотренной вьпце.Резульат умножения ХУ ца выход 6устройства будет выдан через через (и+а/р)тактов,Р-й блок начинает работу через и/р(Р -40- 1) тактов по отношению к первому. Нз еговходы поступает Р-я пара сомножителейХУ с выходов Р-пары регистров 2 сдвига,задержанной ца величину т(Р - 1)и/р так.. тов.Выходной результат Р-го блока 1 р абра.45 зуется через и+и/р(Р - 1)=2 п+и/р тактов.На этом цикл работы устройства пообработке р пар сомножителей заканчивается. В следующем цикле, если нз входы9 и 10 устройства непрерывно с периодом Тпоступают потоки сомножителей, результаты50 умнокени иа выходе 6 образуются черезкаждые и/р тактов работы устройства. Устройство для умножения последователь.ных двоичных кодов, содержзщее Р блоков вычисления произведений, элемент И,ЛИ, счетчик, выход сйгнала окончания счетаг-го блока вычисления произведений (гдегсцгр О Составитель Н. Маркелова Редактор Е: Папи Текред А. Кравчук Корректор Э. Лонча кова Заказ 2830 Тираж 566 Подписное ВНИРПР Государственного комитета по изобретениям и открытиям при ГКНТ СССР13035, Москва, Ж - 35, Раушская наб., д. 4/5 Производственно. издательский комбинат Патент, г. Ужгород, ул, Гагарина, 101Ы,2 Р) соединен с /-м входом элемента ИЛИ, отличаюи,ееся тем, что, с целью повышения быстродействия, в устройство введены 2 (Р - 1) регистров сдвига, элемент задержки и коммутатор, выход которого яв ляется выходом устройства, входы первого и второго сомножителей первого блока вычисления произведений соединены с входами первого множимого и первого множителя устройства, входы /.-го (где 1=2 р) мноукимого и -го множителя устройства соединены с информационными входами (2 - 3) и (2 - 2) -го регистров сдвига соответственно, выходы которых соединены с входами первого и второго сомножителейу го блока вычисления произведений, информационные выходы первого и у-го блоков вычисления произведений соединены с первым и -м ин. формационными входами коммутатора соответственно, выход элемента ИЛИ соединен с синхровходом коммутатора и входом элемента задержки, выход которого соединец со счетным входом счетчика, выход которого соединен с управляошим входом ком. мутатора, тактовый вход устройства соединен с тактовыми входами всех регистров сдвига и всех блоков вычисления произведений.