Матричное вычислительное устройство

/5 О К ДЕТЕЛЬСТВ У е и вычислительной быть использовано т ж хинке в кодирущцихах и широкои, Цель изоау- агггЬае- АгггинеУо гас,видетельство СССР С 06 Г 7/38, 1980,(54) МАТСТВО(57) Изобретен осится к автома 9. ю ю е ю ГОСУДАРСТВЕННЫЙ НОМИТЕПО ИЗОБРЕТЕНИЯМ И ОТНРЦТИЯПРИ ГКНТ СССР ИСАНИЕ ИЗ(56) Аягаъта 1 ).Р. Орг 1 пюш агЕе эггцсгигез Гог Ь 18 Ь-эреедгас: 3-гй Бущроздщп Сощрцг.г 1 с. )а 11 аз, Тех., 1975, Меч1975, с,213.Авторское сВ 750485, кл,РИЧНОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙЯО 15875 51)5 С 06 Р 15/347 7/3 декодирующих устроис полосных системах св бретения - расширение функциональных воэможностей устройства за счет гене рации псевдослучайных двоичных после довательностей максимального периода. Лоставленная цель достигается тем, что устройство содержит матрицу вычислительных блоков размерностью шхп, где щ и и - разрядность операн дов, каждый иэ вычислительных блоков содержит пять элементов И 1-5, два элемента ИЛИ 6 и 7, ключ 8 и суммато1 э.п. А-лы, 1 ил,10 15 20 30 35 40 45 50 55.+Изобретение относится к автоматике,и вычислительной технике и может быть. использовано в кодирующих-декодирующих устройствах и в широкополосных системах связи.Цель изобретения - расширение функциональных возможностей за счет генерации псевдослучайных двоичных последовательностей максимального периода.На чертеже представлена схема матричного вычислительного устройства.Устройство содержит с первого по пятый элементы И 1-5, первый и второй элементы ИПИ 6 и 7,ключ 8,сум- . матор 9,входы 10 коэффициентов примитивного полинома,первый, второй, третий и. четвертый управляющие входы 11-14, входы 15 множителя, входы 16 режима первой группы, входы 17 режима второй группы, входы 18 делимого первой и второй групп, входы 19 двоичной последовательности первой и второй групп, выходы 20 первой , группы. результата, выходы 2 1 второй группы результата, выходы 22 третьей группы результата, выходы 23 четвертой группы результата устройства.Устройство работает следующим образом.При генерации псевдослучайных двоичных последовательностей максимального периода на входы 17, 16, 15, 18, 11, 14 устройства подается код "0". На входы 12 и 13 подается код"1". Ключи 8 разомкнуты, в результате чего одноразрядные сумматоры 9 выполняют операцию сложения по модулю два. Сигнал с выхода 21 каждой предыдущей строки подается на вход 19 каждой последующей строки матрицы. На входы 10 устройства подается двоичная последовательность разрядности щ, составленная из щ младших коэффициентов примитивного полинома Ь(х) = 1 х"+ 1,х щ+ 11 х . +,причем на вход 10 первого столбца1матрицы поступает код 1, соо тве тствующий коэффициенту Ь На входы 1 9 первой строки и атрицы поступает заданная двоичная последовательно с ть разрядности щ, причем Б поступаетна вход 19 ячейки первого столбцаматрицы. В каждой строке матрицы производится сдвиг последовательностиП на один разряд влево, что осуществляется соответствующими соединениями. На вход 19 каждой последующей строки матрицы поступает результат итерациии 9 Ь П, Ю 1 3 ПЮ 1,ц +.Окончательный результат операции - псевдослучайная двоичная последовательность максимального периода формируется на выходах 13 устройства,Следовательно, задавая на входы 19 2 - 1 различных двоичных последовательностей Б, получим 2 - 1 различных псевдослучайных двоичных последовательностей максимального периода.При выполнении операции умножения двоичных операндов на входы 19, 18, 17, 12, 13 подается код "0", на входы 11 и 14 подается код "1". Ключи 8 з амкнуты. Н а входы 15 каждой с троки матрицы подаются разряды множителя,разрядности п,на входы 10 - разряды множимого, разрядности щ,Сигналы с выходов 20 каждои строки матрицы, кроме выхода 20 первой строки, подаются на соответствующие входы 18 устройства, а именно сигнал с выхода 20 второй строки матрицы подается на вход 18 первого столбца матрицы, сигнал с выхода 20 третьей строки матрицы - на следующий вход 18 второго. столбца матрицы и, таким образом, последовательно задействуются (щ) входов 18 устройства.Результат операции умножения формируется на выходах 22 устройства, причем старший разряд произведения формируется на выходе 20 первой строки матрицы,При выполнении операции деленияполиномов на входы 19, 17, 16, 12,13 подается код "0", а на входы 11,14 подается код " 1", Ключи 8 разомкнуты. Сигнал с выхода 22 каждой предыдущей строки подается на вход 15каждой последующей строки. На входы18 устройства поступают младшие (и+щ)7541 6 50 55 5 158 разряды полииома - делимого, Старший (и+ш+1) разряд полинома-делимого поступает на вход 15 первой строки матрицы. На входы 10 устройства поступают щ младших разрядов поли- нома-делителя. Результат операции деления ш-разрядный остаток от деления полиномов образуется на выходах 22 последней строки матрицы,Формула изобретения 1, Матричное вычислительное устройство, содержащее матрицу размером щхи вычислительных блоков, где ш и и - разрядность операндов, причем 1-й вход коэффициентов примитивного полинома устройства (где 1 = 1ш) подключен к первым информационным входам вычислительных блоков 1-го столбца матрицы, вход режима устройства подключен к входам режима вы;числительных блоков матрицы, входы режима с первого по п-й первой группы устройства подключены соответственно к вторым информационным входам вычислительных блоков строк с первой по и-ю ш-го столбца. матрицы, второй информационный вход вычислительного блока -й строки К-го столбца матрицы (где 1 = 1и, К = 1. щ) подключен к первому выходу вычислительного блока 1-й строки (К + +1)-го столбца матрицы, первый выход вычислительного блока первого столбца 1-й строки матрицы под-ключен к 1-му выходу первой группы результата устройства, о т л и ч а ю щ е - Ве с я тем, что, с целью расширения функциональных возможностей за счетгенерации псевдослучайных двоичныхпоследовательностей максимальногопериода, в устройстве входы режима спервого по и-й второй группы устройства подключены соответственно ктретьим информационным входам вычислительных блоков первого столбца строк с первой по и-ю матрицы, второйвыход вычислительного блока 1-й строки К-го столбца матрицы подключен к третьему информационному входу вычислительного блока 3-й строки (К+1)- го столбца матрицы, второй выход вычислительного блока ш-го столбца 3-й строки матрицы подключен к 1-му выходу второй группы результата устройства, входы с первого по (щ)-й 5 10 5 20 25 30 35 40 45 первой группы делимого устройства подключены соответственно к четвертым информационным входам вычислительных блоков первой строки, столбцов с первого по (ш)-й матрицы, входы с первого по и-й второй группы делимого устройства подключены соответственно к четвертым информационным входам вычислительных блоков ш-го столбца с первой по и-ю строк матрицы, -й вход множителя устройства подключен к пятым информационным входам вычислительных блоков -й строки матрицы, 1-е управляющие входы первой, второй, третьей и четвертой групп устройства подключены соответственно к первым, вторым, тре тьим и четвертым управляющим входам вычислительных блоков 1-й строки матрицы, 1-й вход двоичной последовательности первой группы устройства подключен к шестым информационным входам вычислительных блоков строк с первой по (и)-ю и соответственно столбцов с 1-го по первый матрицы, 1-й вход двоичной последовательности второй группы устройства (где 1 = 2и) подключен к шестым информациоиным входам вычислительных блоков строк с 1-й по и-ю и соответственно столбцов с ш-го по (ш) - й матрицы, третий выход вычислительного блока а-й строки Ь-го столбца матрицы подключен к четвертому информационному входу вычислительного блока (а+1)-й строки (Ь)-го столбца матрицы (где а =1 п, Ь = 2ш), третьи выходы вычислительных блоков первого столбца строк с первой по п-ю матрицы подключены к выходам с первого по и-й третьей группы результа- та, третьи выходы вычислительных блоков и-й строки с второго по щ-й столбцовматрицы подключены соответственно к выходам с первого по (ш)-й четвертой группы результата. 2. Устройство по п.1, о т л и - ч а ю щ е е с я тем, что вычислительный блок матрицы содержит пять элементов И, два элемента ИЛИ,сумматор и ключ, причем информационные входы с первого по шестой, управляющие входы с первого по четвертый и вход режима вычислительного блока подключены соответственно к первому входу первого элемента И, к.первому1587541 10 Составитель ВСмирнов Техред А.Кравчук. Корректор Э.Лончакова Редактор С.Патрушева Тираж 573 Подписное Заказ 2422 ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., д. 4/5Производственно в издательск комбинат "Патент", г.ужгород, ул. Гагарина, 131 информационному входу сумматора, кпервому входу первого элемента ИЛИ,к второму входу первого элемента ИЛИ,к первому входу второго элементаИ, к первому входу третьего элементаИ, к первому входу четвертого элемента И, к первому входу пятого элемента И и к управляющему входу ключа, выходы второго и третьего элементов И подключены соответственнок первому и второму входам второгоэлемента ИЛИ, выход которого подключен к второму входу первого элемента И, выходы первого элемента И и первого элемента ИЛИ подключены соответственно к второму и к третьему информационным входам сумматора, выходпереноса которого подключен к информационному входу ключа, выход которого подключен к первому выходувычислительного блока, информационный выход сумматора подключен к вторым входам четвертого и пятого элементов И, выходы которых подключенысоответственно к второму и к третьему выходам вычислительного блока.