Арифметическое устройство

)19) Я О ) Э 6 Р 7/3 МцЯ 33 ЯЯ 3 ЕН СВИДЕТЕЛЬСТ ВТОРСК юл. Р 17а, В,М.Елаги 8.8)свидетеС 06 Р2366,- М.,льство СССР 7/38, 1985. Техническое 1983, с. 21-24 ббйбЦб ОУ Уэбб СЛ ОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМпРи Гннт сссР ОПИСАНИЕ ИЗ(54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и позволяет обрабатывать данные, представленные в различных Форматах. Целью изобретения является повьппение производительности. Арифметическое устройство содержит блок 1 местной памяти, умножитель 2, блок 3 сдвига вправо, ариАметико-логический блок 4 мантисс, преобразова 5 рших нулей вПосле их поступления в блок 10 буферных регистров частичные произведения считываются в арифметико-логический блок 4 мантисс (фиг. 3). Вычисля 5 ется мантисса вещественной части произведения Ке(АВ)=КеАаКеВвА 1 вВ, которая записывается в регистр 279 блока 1 О буферных регистров через третий мультиплексор 19 по входу 49. 10После прохождения через коммутаторы 21 и блок 3 сдвига вправо частичного произведения 1 вАе 1 вВ в слудующие два такта работы устройства из блока 9 буферных регистров считывают ся попарно операнды КеА 1 вВ и КеС, 1 вАаКеВ и 1 вС и передаются на выходы первого коммутатора 211: КеАа 1 щВ и 1 вА КеВ - на выход 42, КеС и 1 вС - на выход 43 при ЬП 0 и наоборот - 20 при 5 ПСО. Операнды КеА 11 щВ и КеС записываются в регистры 280 и 281 блока 10 буферных регистров. В следующем такте операнды 1 вАеКеВ и 1 щС записываются в регистры 279 и 281 соответ ствеино.После поступления маятисс КеА 1 вВ и КеС в блок 10 буферных регистров в арифметико-логическом блоке 4 мантисс вычисляется мантисса вещественной 30 части результата РеХ=Ке(А В)+КеС, которая с выхода 52 арифметико-логического блока мантисс записывается в регистр 297 блока 12 буферных регистров (фиг. 11). В следующие два такта работы устройства вычисляется мантисса мнимой части произведения 1 щ(АеВ)= =КеА 1 вВ+1 щАеКеВ, которая записывается в регистр 279 блока 10 буферных регистров, и мантисса мнимой части резуль-,щ тата 1 вХ=1 щ(АеВ)+1 вС, которая записывается в регистр 297 блока 2 буферных регистров. Опасность возникновения переполнения в арифметико-логическом блоке мантисс ликвидирована путем 45 расширения разрядной сетки арифметикологического блока на два разряда лева. После записи в блок 12 буферных регистров мантисса КеХ проходит через преобразователь 5 количества старших нулей в двоичный код (фиг. 4) и записывается в регистр 302 блока 13 буферных регистров (фиг, 12), а результат работы преобразователя Я(КеХ) по выходу 60 записывается в регистр 326 блока 15 буферных регистров, Через такт преобразователь 5 количества старших нулей в двоичный код обрабатывает мантиссу 1 вХ, которая записывается в регистр 303 блока 13 буферных регистров, а параметр нормализации И(1 вХ) записывается в регистр 327 блока 15 буферных регистров.В арифметическом блоке 7 порядков (фиг. 6) порядок ненормализованного результата увеличивается на два. Увеличенный порядок записывается в регистр 328 блока 15 буферных регистров,После поступления в блок 15 буферных регистров параметра нормализации мантиссы мнимой части И(1 вХ) оба параметра нормализации передаются в арифметический блок 7 порядка, который выполняет операцию вычитания, по знаку результата которой через мультиплексо" ры 254 и 255 на выход 76 передается минимальный из операндов: М,)на= =иии) М(йеХ), Ы(1 юХ, ааиисиааюиийси в регистр 329 блока 15 буферных регистров, и по входу 63 - в регистр управляющей информации блока 6 сдвига влево (фиг. 5).После записи параметра нормализации поочередно выбираются из блока 13 буферных регистров мантиссы вещественной и мнимой частей результата КеХ и 1 щХ по входу 61, поступают на матричный сдвигатель 235 влево блока 6 сдвига влево (по входу 62 в это время поступают нули), .сдвигаются на М,ч разрядов, после чего старшие разряды сдвинутых мантисс по выходу 64 записываются в регистры 292 и 293 блока 14 буферных регистров (фиг. 13) соответственно.Одновременно в арифметическом блоке 7 порядков вычисляется порядок нормализованного результата ПХ=11 ййдкс- -)1 ййн, который с выхода 76 арифметического олока 7 порядков записывается в регистр 329 блока 15 буферных регистров.Нормализованный результат - мантиссы КеХ и 1 щХ из блока 14 буферных регистров по выходам 66 и 67 и поря" док ПХ из блока 15 буферных регистров по выходу 75 через четвертый мультиплексор 20 - передается на вход 23, причем старшие числовые разряды мантисс КеХ и 1 вХ по входам 68 и 69 поступают на элемент ИЛИ 17. Если сигнал па выходе элемента ИЛИ 17 равен нулю (обе мантиссы равны нулю), четвертый мультиплексор 20 передает на вход 23 нулевой порядок, в противном. случае ПХ передается на вход 23 безизменений. Результат с входа 23 запи -сывается в блок 1 местной памяти.С числами двойной точности, пред-.ставленными мантиссой (МА), разрядность которой вдвое превышает разрядность мантиссы вещественной или мнимой части комплексного числа (знакчисла дублируется перед младшими разрядами мантиссы), и порядком (ПА)арифметическое устройство работаетследующим образом.При выполнении операции Х=А В+Сс данными, представленными в вышеописанном формате, из блока 1 местнойпамяти, где хранятся операнды, после довательно считываются операнды А и Ви записываются в первый блок 8 буферных регистров старшие разряды мантиссы А (Н(А - в регчстр 258, младшиеразряды (1.(А - в регистр 259, Н(В)и Ь(В) - в регистры 260 и 26 1 соответственно, порядки операндов ЛА и ПВзаписываются в регистры 322 и 323 25блока 15 буферных регистров соответственно,За три такта работы устройства вумножитель 2 попарно выбираются операнды из первого блока 8 буферных 30регистров и вычисляются произведе"ния Н(А)еЬ(В), 1.(А)Н(В), Н(А) фН(В)Старшие разряды первых двух произведений по выходу 29 последовательнопередаются через первый мультиплексор 18.1, записываются в регистр 267блока 9 буо)ерных регистров, откудачерез первый и второй коммутаторы 21,работающие в произвольном режиме(блок сдвига вправо работает в режиме 40передачи без сдвига), записываются врегистры 279 и 280 блока 10 буферныхрегистров. Произведение Н(А)Н(В) вы"водится из умножителя 2 по выходам 29и 30 через первый и второй мультиплек соры 18 и записывается в блок 9 буферных регистров: старшие разрядыпроизведения (НН(А) Н(В)1) - в регистр 267, младшие разряды (1 иН(А) ЙтН(8 - и регистр 268,Одновременно с выполнением первойоперации умножения в арифметическомблоке 7 порядков вычисляется порядокненормализованного произведения П(АфВ)=ПА+ПВ, который записывается в.регистр 322 блока 15 буферных регист 55ров.После прихода в блок 10 буферныхрегистров произведения 1.(А) Н(В) в ариФметико-логическом блоке 4 мантис)с выполняется операция сложения 1. (АфВ) = =Н(А) 1.(В)+1.(А). Н(В), результат которой по выходу 52 записывается в регистр 279 блока 10 буферных регистров . Из блока 9 буАерных регистров без сдвига передаются младшие разряды произведения 1.Н(А) Н(В) и записываются в регистр 280 блока О буферных регистров.В следующий такт работы устройства из блока 1 местной памяти считывается третий операнд С. Иантисса С записывается в блок 9 буферных регистров: Н(С) - в регистр 269, 1.(С) - в регистр 270. Старшие разряды произведения НН(А) Н (В) передаются без сдвига в регистр 279 блока 10 буАерных регистров. В арийметико-логическом блоке 4 мантисс вычисляются мпадшие разряды произведения А В :1.(АтВ)= =1 (АеВ)+Ь (Н(А)ф Н(В)и по выходу 52 через третий мультиплексор 19 по входу 36 записываются в регистр 268 блока 9 буферных регистров. В регистр 323 блока 15 буферных регистров записывается порядок третьего операнда ПСВ следующем такте в ариАметико-логическом блоке 4 мантисс вычисляются старшие разряды произведения АВ путем прибавления к старшим разрядам Н 1 Н(А) Н(В)1 содержимого регистра 211. Результат по выходу 52 записывается в регистр 267 блока 9 буферных регистров. В арифметическом блоке 7 порядков вычисляется разность порядков слагаемых П=П(А В)-ЛС, ее знак с выхода 77 арифметического блока 7 порядков передается на входы 41 первого и второго коммутаторов 21, модуль с выхода 77 - на вход 45 блока 3 сдвига вправо, на выход 76 ариА- метического блока 7 порядков передается максимальный из операндов Лн)щ, который записывается в регистр 324 блока 15 буферных регистров.Первый коммутатор 21 в зависимости от знака ЬЛ последовательно осуществляет передачу Н(А В) и Ь(АеВ) на выход 42, Н(С) и 1.(С) - на выход 43 (при ЬП 0) или наоборот (при ЙЛС (О). Блок 3 сдвига вправо за два такта работы сдвигает одно из слагаемых. В первом такте старшие разряды числа поступают на матричный сдвига- тель 179 вправо, старшие разряды сдвинутого числа через мультиплексоры 189 и 92 передаются на выход 46блока сдвига вправо, выдвинутые вправо разряды через мультиплексор 190записываются в регистр 187. Во втором такте в блок 3 сдвига вправо по 5ступают младшие разряды мантиссы.Результат с выхода 184 логически складывается с содержимым регистра 187 вгруппе элементов ИЛИ 188, и образованные младшие разряды сдвинутого числачерез мультиплексоры 191 и 192 передаются на выход 46 блока 3 сдвигавправо. После прохождения второгокоммутатора 21 операнды записываютсяв блок 10 буферных регистров: Н(АфВ)и Н(С) - в регистры 269 и 270, 1,(А В)и Ь(С) - в регистры 267 и 268 соответственно,После прихода в блок 10 буферныхрегистров младших разрядов слагаемыхв арифметико-логическом блоке 4 мантисс образуотея младшие разрядысуммы 1 (Х)=Т (Аф В)+1,(С), которые свыхода 53 арифметико-логического блока 4 мантисс записываются в регистр 25293 блока 11. буферных регистров.В следующий такт в арифметико-логическом блоке 4 мантисс вычисляютсястардие разряды суммы Н(Х)=Н(АфВ)++Н(С) с прибавлением в качестве переноса содержимого триггера 214, с выхода 53 они записываются в регистр292 блока 11 буферных регистров.В преобразователе 16 осуществляется преобразование мпадших разрядовсуммы в прямой код. Результат по вхо 35ду 55 через третий мультиплексор 19записывается в регистр 293 блока12 буферных регистров. Одновременнов арифметическом блоке 7 порядковпорядок Пмд увеличивается на дваи записывается в регистр 328 блока 15 буферных регистров.В преобразователе 16 преобразуютсяв прямой код старшие разряды суммы,через третий мультиплексор 19 они занисываются в регистр 297 блока 12буферных регистров.Старшие разряды результата Н(Х).проходят через преобразователь 5 количества старших нулей в двоичный код изаписываются в регистр 302 блока 13буферных регистров . В случае равенства старших разрядов нуле в триггер 234записывается единицаРезультат рабо"ты преобразователя количества старшихнулей в двоичный код по выходу 60 записывается в регистр 326 блока 15 буферных регистров. На преобразователь количества старших нулей в двоичный код подаются младшие разряды результата 1,(Х), Коммутатор 220 сдвигает числовые разряды операнда на два разряда влево с заполнением нулями двух младших разрядов, С выхода 59 операнд 1.(Х) записывается в регистр 303 блока 13 буферных регистров. При нулевом сигнале на выходе триггера 234 на выход 60 передается число старших нулей, в противном случае на выход 60 передается нуль.Информация с выхода 60 записывается в регистр 327 блока 15 буферных регистров.В арифметическом блоке 7 порядков вычисляется параметр нормализации результата Н(Х)=И(Н(Х+И(Т.(Х, который с выхода 76 арифметического блока порядков записывается в регистр 329 блока 15 буферных регистров и передается на вход 63 блока 6 сдвига влево.Из блока 13 буферных регистров по входам 61 и 62 считывается мантисса результата Н(Х) и Ь(Х), сдвигается на ЩХ) разрядов в блоке 6 сдвига влево и по выходам 64 и 65 записывается в регистры 312 и 313 блока 14 буФерных регистров.В арифметическом блоке 7 порядков вычисляется порядок нормализованного результата П(Х)=Пса -М(Х) и записывается в регистр 329 блока 15 буферных регистров.Мантисса результата из блока 14 буферных регистров по выходам 66 и 67 и порядок результата иэ блока 15 буФерных регистров через четвертый мультиплексор 20 передается на вход 23, откуда записывается в блок 1 местной памяти.Дополнительный положительный тех" нический эффект от использования предлагаемого устройства по сравнению с известным заключается в следующем:в предлагаемом устройстве реализован принцип конвейерной обработки информации;операционные узлы устройства организованы таким образом, что обеспечивают возможность работы с данными, представленными в двух форматах, с гибридной плавающей запятой и с плавающей запятой;число буферных регистров в блоках на входах операционных узлов предлагаемого устройства позволяет проводить обработку в конвейерномрежиме комплексных чисел, представленных в формате с гибридной плавающей запятой. 5формула изобретения коммутатора, блока сдвига вправо и арифметико-логического блока мантисс, первый и второй адресные входы, первый вход разрешения записи, первый вход разрешения считывания и первый вход выбора блока местной памяти соединены соответственно с первым и вторым адресными входами, с первого ,по третий тактовыми вхоЛами устройства, с первого по третий входы разрешения записи первого блока буферных регистров, объединенные управляющие входы. первого.и второго мультиплексо- ров, с первого по пятый входы разрешения записи третьего блока буферных регистров, объединенные входы разрешения первого коммутатора и блока сдвига вправо, вход задания вида операции арифметико-логического блока мантисс, первый и второй входы разрешения записи четвертого блока буферных регистров, управляющий вход третьего мультиплексора, с первого по четвертый входы разрешения записи второго блока буферных регистров, вход задания вида операции и вход переноса арифметического блока порядков, вход разрешения четвертого мультиплексора соединен соответственно с четвертого по двадцать четвертый тактовыми вхо" дами устройства, о т л и ч .а ю щ е ес я тем, что, с целью повышения производительности, оно содержит второй коммутатор, с пятого по восьмой блоки буферных регистров, блок сдвига влево и преобразователь дополнительного кода в прямой код, причем второй выход арифметического блока порядков соединен с входом задания величины сдвига блока сдвига влево и с треть" им информационным входом второго блока.буферных регистров, третий выход которого соединен с вторым информационным входом четвертого мультиплексора, выход которого соединен с входами разрядов порядка первого двуна"правленного входа блока местной памяти, второй двунаправленный вход которого является информационным входомвыходом устройства, выход старших разрядов выхода умножителя соединен с третьим информационным входом первого блока буферных регистров, выходы первого, второго и третьего мультиплексоров соединены с соответствующими информационными входами третьего блока буферных регистров, второй выход которого соединен с вторым информационным входом первого коммутатора,второй выход которого и выход блокасдвига вправо соединены соответственно с первым и вторым инАормационнымивходами второго коммутатора, второйи первый выходы которого и выход третьего мультиплексора соединены соответственно с первым, вторым и третьиминформационными входами восьмого блока буферных регистров, первый и второй выходы которого соединены с соответствующими инАормационными входамиарифметико-логического блока мантисс,первый и второй выходы которого соеди иены соответственно с первым инсЪормационным входом третьего мультиплексора и с инАормационным входом четвертого блока буферных регистров, выход которого соединен с инАормационным входом преобразователя дополнительногокода в прямой код, выход которогосоединен с Вторым информационным входом третьего мультиплексора, выход которого соединен с инАормационным входом пятого блока буАерных регистров,выход которого соединен с инАормационным Входом преобразователя количествастарших нулей в двоичный код, второй выход которого соединен с инАорма-З 0ционным входом шестого блока буферныхрегистров, первый и второй выходы которого соединены с соответствующимиинформационными входами блока сдвигаВлево, первый и второй выходы которо- Зго соединены с соответствующими информационными входами седьмого блокабуферных регистров, первый вход которого соединен с первым входом элемента ИЛИ, с вторым инАормационным 40входом первого коммутатора и входамиразрядов мантиссы первого двунаправленного входа блока местной памяти,второй выход седьмого блока буферныхРегистров соединен с Вторым ВхОдОм 45элемента ИЛИ, с вторым инАормационнымВходом второго коммутатора и с входа"ии разрядов мантиссы первого двунаправленного входа блока местной памяти, вторые входы Разрешения записи,разрешения считывания и выбора блокаместной памяти с первого по четвертый входы разрешения считывания первого блока буАерных регистров, с шес"1того по восьмой входы разрешения записи третьего блока буАерных регистров,с первого по четвертый входы разрешения считывания третьего блока буферных регистров, входы задания режимаи блокировки блока сдвига вправо,с первого по восьмой входы разрешениязаписи, с первого по четвертый входыразрешения считывания и вход блокировки восьмого блока буАерных регистров, первый и второй входы заданиярежима ариАметико-логического блокамантисс, вход реэрешения считываниячетвертого блока буферных регистров,вход задания режима преобразователядополнительного кода в прямой код,первый и второй входы разрешения записи, Вход разрешения считывания пятого блока буАерных регистров, вход задания режима преобразователя количества старших нулей в двоичный код, спервого по третий входы разрешения записи, первый и второй входы разреше-ния считывания и вход блокировки шестого блока буАерных регистров, входыразрешения и блокировки блока сдвигавлево, с первого почетвертый входы.разрешения записи, первый и второйвходы разрешения считывания седьмогоблока буферных регистров, с пятого подевятый входы разрешения записи, спервого по восьмой входы разрешениясчитывания и вход блокировки второгоблока буАерных регистров, первый ивторой входы задания режима ариАметического блока порядков .соединены соответственно с тактовыми входами с двадцать пятого по девяносто второй устройства, входы разрешения, управляющие и тактовые входы первого и второго коммутаторов соответственно объединены, вход синхронизации устройствасоединен с тактовыми входами с пятогопо восьмой блоков буАерных регистров,преобразователя дополнительного кодав прямой код, преобразователя количества старших нулей в двоичный код и еблока сдвига влево.Изобретение относится к вычислительной технике и может быть использовано при построении специализированных быстродействующих вычислительных устройств. 5Целью изобретения является повьппение производительности.На фиг, 1, представлена структурная схема арийметического устройства; на Фиг. 2 - структурная схема блока 20 сдвига вправо; на йиг. 3 - структурная схема арийметико-логического блока мантисс; на йиг. 4 - структурная схема преобразователя количества старших нулей в двоичный код; на йиг. 5 - 25 структурная схема блока сдвига влево; на йиг. 6 - структурная схема арийметического блока порядков; на йиг, 7 - 14 - структурные схемы первого, третьего, восьмого, четвертого, пятого, шестого, седьмого и второго блоков буФерных регистров соответственно; на Фиг. 15 - структурная схема преобразователя дополнительного кода в прямой код; на йиг, 16 - структурная схема первого (второго) коммутатора; на фиг. 17 - 19 - временная диаграмма сигналов на тактовых входах устройства при выполнении арийметическим уст-. ройством операции вида Х=АфВ+С над комплексными числами, представленными в Формате с гибридной плавающей запятой; на йиг. 20 - 22 - временная диаграмма сигналов на тактовых входах устройства при выполнении опера ции вида Х=АфВ+С над вещественными числами удвоенной точности, представленными в Формате с плавающей запя" той.Арифметическое устройство (йиг.1) содержит блок 1 местной памяти, умно- житель 2, блок 3 сдвига вправо, ариФ- метико-логический блок 4 мантисс, преобразователь 5 количества старших нулей в двоичный код, блок 6 сдвига влево, арийметический блок 7 порядков, первый блок 8 буферных регист" ров, третий блок 9 буйерных регистров, восьмой блок 10 буйерных регист" ров, с четвертого по седьмой блоки 11 - 14 буйерных регистров, второй блок 15 буйерных регистров, преобразователь 16 дополнительного кода в прямой код, элемент ИЛИ 17, первый и второй мультиплексоры 18.1 и 18.2, третий мультиплексор 19, четвертый мультиплексор 20, первый и второй коммутаторы 21.1 и 21.2, второй и первый информационные двунаправленные входы 22 и 23 блока 1 местной памяти, с первого по третий инйормационные входы 24-26 блока 8 буйерных регистров, первый и второй выходы 27 и 28 блока 8 буйерных регистров, выходы 29 и 30 старших и младших разрядов выхода умножителя 2, второй и первый инйормационные входы 3 1 и 32 и выход 33 мультиплексоров 18.1 (18.2), с первого по третий инйормационные входы 34-36 и первый, второй выходы 37 и 38 блока 9 буйерных регистров, первый и второй инйормационные входы 39 и 40, управляющий вход 41, второй и первый выходы 42 и 43 коммутатора 21.1 (21.2), инйормационный вход 44, вход 45 задания величин сдвига и выход 46 блока 3 сдвига вправо, с первого по третий инйормационные входы 47-49, первый и второй выходы 50 и 51 блока 10 буйерных регистров, первый и второй выходы 52 и 53 арийметико-логического блока 4 мантисс, вход 54 преобразователя 16 дополнительного кода в прямой код, второй информационный вход 55 и выход 56 мультиплексора 19, инФормационный вход 57 и выход 58 блока 12 буферных регистров, второй и первый выходы 59 и 60 преобразователя 5 количества старших нулей в двоич" ный код, первый и второй инйормационные входы 61 и 62, вход 63 задания величины сдвига, первый и второй выходы 64 и 65 блока Ь сдвига влево, первый и второй выходы 66 и 67 блока 14 буферных регистров, первый и второйвходы 68 и 69 элемента ИЛИ 17, управляющий вход 70 мультиплексора 20, второй и третий информационные вхо 16475571647557 Корректор Л,атай Редактор В.Бугренкова Заказ 1400 Тираж 403 Подписное ВНИИПИ Государственного комитета но изобретениям и открытиям при ГКНТ СССР 130)5, Москва, Ж, Раушская наб д, 4/5 Производственно-издательскиЯ комбинат "Патент", г. Ужгород, ул. Гагарина, 101 Ф; Ф Ф 3" Ф164755 40 ды 71 и 72, с первого по третий выходы 73 - 75 блока 15 буферных регистров, второй и первый выходы 76 и 77арифметического блока 7 порядков,первый информационный вход 78 и выход79 мультиплексора 20, входы 80-83 разрядов первого адресного входа, входы84-87 разрядов второго адресного входа, первый вход 88 разрешения записи, первый вход 89 разрешения считывания, первый вход 90 выбора, второйвход 91 разрешения записи, второйвход 92 разрешения считывания и второй вход 93 выбора блока 1 местнойпамяти, вход 94 синхронизации устройства, с первого по третий входы 95-97разрешения записи и с первого по четвертый входы 98-101 разрешения считывания блока 8 буферных регистров, 20управляющий вход 102 мультиплексора18.1 (18.2),.с первого по восьмойвходы 103-1 10 разрешения загиси и спервого по четвертый входы 111-114разрешения считывания блока 9 буферных регистров, вход 115 разрешениякоммутатора 21.1 (21,2), вход 116 задания режима и вход 117 блокировкиблока 3 сдвига вправо, с первого повосьмой входы 118-125 разрешения записи, с первого по четвертый входы 126129 разрешения считывания и .вход 130блокировки блока 10 буферных регистров, вход 131 задания вида операции,первый и второй входы 132 и 133 задания режима арифметико-логического блока 4 мантисс, первый и второй входы134 и 135 разрешения записи и выход136 разрешения считывания блока 11буферных регистров, вход 137 заданиярежима преобразователя 16 дополнительного кода в прямой код, управляющий вход 138 мультиплексора 19, первый и второй входы 139 и, 140 разрешения записи и выход 141 разрешения считывания блока 12 буферных регистров,вход 142 задания режима преобразователя 5 количества старших нулей в двоичный код, с первого по третий входы143-145 разрешения записи, первый и 50второй входы 146 и 147 разрешения считывания и вход 148 блокировки блока13 буферных регистров, вход 149 разрешения и вход 150 блокировки блока 6сдвига влево, с первого по четвертый 55входы 151-154 разрешения записи, первый и второй входы 155-156 разрешения считывания блока 14 буферных реги,стров, с первого по девятый входы 1577 6165 разрешения записи, с первого по шестой входы 166 в 1 разрешения считывания и вход 172 блокировки блока 15 буферных регистров, вход 173 задания вида операции, первый и второй входы 174 и 175 задания режима и вход 176 переноса арифметического блока 7 порядков, седьмой и восьмой входы 177 и 178 разрешения считывания блока 15 буферных регистров.Блок 3 сдвига вправо фиг.2) содер- о жит матричный сдвигатель 179 вправо, управляющий вход 180 матричного сдви-. гателя 179 вправо, группу элементов И 181, выходы 182-185 разрядов выхода матричного сдвигателя 179 вправо, регистр 186 управляющей информации, регистр 187, группу элементов ИЛИ 88, мультиплексоры 189-192, элементы И 193 и 194, элементы НР 195 и 196, информационный вход 197 матричного сдвигателя 179 вправо, причем вход знакового разряда входа 44 соединен с выходом знакового разряда выхода 46, входы значащих разрядов входа 44 соединены с входом 197, выход 182 (разряды 15-26 выхода матричного сдвигателя 179 вправо) соединен с первым информационным входом мультиплексора 190, выход 183 (разряды 1-10) - с вторым информационным входом мультиплексора 190, выход 184 (разряды 3-14) - с первыми входами элементов ИЛИ 188 группы, выход 185 (разряды 1-14) - с первым информационным входом мультиплексора 189, второй информационный вход мультиплексора 189 соединен с входом нулевого потенциала устройства, выход мультиплексора 189 соединен с первым информационным входом мультиплексора 192, выход мультиплексора 190 соединен с информационным входом регистра 187, выход которого соединен с вторыми входами элементов ИЛИ 188 группы, выходы с первого по десятый разрядов выхода регистра 187 сое;, динены с входами соответствующих разрядов второго информационного входа мультиплексора 191, первый информационный вход и выход которого соединены с выходами элементов ИЛИ 188 группы и с входами младших разрядов второго информационного входа мультиплексора 192, входы двух старших разрядов вторых информационных входов мультиплексоров 190-192 соединены с входом нулевого потенциала устройства, выход мультиплексора 192 является выходом 46блока 3 сдвига вправо, выход регистра 1 Зб управляющей инАормации соединен с первыми входами элементов И 18 1группы, выход старшего элемента И 181группы соединен с управляющими входами мультиплексоров 189 - 191, выходымладших элементов И 181 группы соединены с управляющим входом 180 матричного сдвигателя 179 вправо, вход 94соединен с первыми входами элементовИ 193 и 194, вход 115 соединен с вторым входом элемента И 193, выход которого соединен с входом разрешениязаписи регистра 186, вход 116 соединен с управляющим входом мультиплексора 192 и через элемент НЕ 195 соединен с вторым входом элемента И 194,выход которого соединен с входом разрешения записи регистра 187, вход 117 20через элемент НЕ 196 соединен с вторыми входами элементов И 181 группы.Арифметико-логический блок 4 мантисс(фиг. 3) содержит сумматор 198, спервой по третью группы элементов НЕ 25199-201, с первого по третий узль 1 202204 прибавления переноса, с первогопо шестой мультиплексоры 205 - 210,регистр 211, с первого по третий триггеры 212 - 214, элемент ИСКЗЮЧАИ 1 ЕЕ 30ИЛИ 215, с первого по третий элементы И 216 - 218, элемент. НЕ 219, причем вход 50 соединен с первым инАормационным входом мультиплексора 207,вход знакового разряда входа 50 соединен с первым входом элемента И 216 ис входом знакового разряда инАормационного входа узла 202 прибавленияпереноса, входы значащих разрядов входа 50 через элементы НЕ 199 группы 40соединены с входами разрядов инАормационного входа узла 202 прибавленияпереноса, вход знакового разряда входа 51 соединен с первым входом элемента ИСКЛИЧАИЩЕЕ ИЛИ 215, входы значащих разрядов входа 51 соединены спервым инАормационным входом мульти"плексора 208 и через элементы НЕ 200группы - с входами соответствующихразрядов узла 203 прибавления переноса, выход которого и выход узла 202прибавления переноса соединены с вторыми инАормационными входами мультиплексоров 208 и 207 соответственно,выходы переноса из третьего числовогоразряда узлов 202 и 203 прибавленияпереноса соединены с инАормационнымивходами триггеров 212 и 213 соответственно, выходы которых соелинены с вторыми информационными входами мультиплексоров 205 и 206 соответственно,первые инАормационные входы мультиплексоров 205 и 206 соединены с входом единичного потенциала устройства,а выходы их соединены с входами переноса узлов 202 и 203 прибавления переноса соответственно, выход элементаИСКЛЮЧАЮЩЕЕ ИЛИ 215 соединен с входами знаковых разрядов первого инАормационного входа мультиплексора 208 иинформационного входа узла 203 прибавления переноса, с управляющим входом мультиплексора 208, выход элемента И 216 соединен с управляющим вхо"дом мультиплексора 207, выход мультиплексора 207 соединен с входом первого слагаемого сумматора 198, выходмультиплексора 208 соединен с первыминформационным входом мультиплексора209, выход которого соединен с входомвторого слагаемого сумматора 198, выход суммы сумматора 198 является выходом 53 ариАметико-логического блокамантисс и соединен с первым инАормационным входом мультиплексора 210,выход знакового разряда выхода суммысумматора 198 соединен с первым входом элемента И 218 и с входом знакового разряда инАормационного входа узла 204 прибавления переноса, выходызначащих разрядов выхода суммы сумматора 198 соединены через соответствующие элементы НЕ 201 группы с входамисоответствующих разрядов инАормационного входа узла 204 прибавления пере"носа, вход переноса которого соединенс входом единичного потенциала устройства, выход переноса из третьегозначащего разряда выхода суммы сумматора 198 соединен с инАормационнымвходом триггера 214, выход которогосоединен с первым входом элемента И217, выход элемента И 217 соединенс входом переноса в младший разрядсумматора 198, выход узла 204 прибав"ления переноса .соединен с вторым информационным входом мультиплексора .210, выход которого является выходом52 арифметико-логического блока мантисс, выходы двух старших числовыхразрядов выхода мультиплексора 210соединены с инАормационным входом регистра 21 1, выход элемента И 2 18 соединен с управляющим входом мульти"плексора 210, выход регистра 211 соединен с входами младших разрядов второго информационного входа мультиплек 9164755сора 209, входы стяр 1 псх разрядов вто рого информационного входа мультиплексора 209 соединены с входом нулевогопотенциала устройства вход 131 соедиь5нен с вторым входом элемента ИСКЛИЧАИЩЕЕ ИЛИ 215, вход 94 соединен с входами разрешения записи регистра 211 итриггеров 212-214, вход 132 соединенс вторым входом элемента И 217, с управляющими входами мультиплексоров 205и 206, вход 133 соединен с управляющим входом мультиплексора 209, черезэлемент НЕ 219 - с вторыми входамиэлементов И 216 и 218,15Преобразователь 5 количества старших нулей в двоичный код (йиг. 4) содержит группу шифраторов 220, каждыйиз которых содержит элементы НЕ 221,элементы И 222, элемент И-НЕ 223, . 20элемент И 224 и элемент И-НЕ 225,группу элементов И 226, группуэлементов И 227, элемент ИЛИ 228,коммутатор 229, элемент НЕ 230,элемент И-НЕ 231, группу элементовИЛИ 232, вход 233 знакового разрядавхода 58, триггер 234, причем вход233 соединен с выходом знакового разряда выхода 59, входы значащих разрядов входа 58 соединены с информационным входом коммутатора 229, выходыразрядов выхода которого соединеныс выходами соответствующих разрядоввыхода 59 и соответственно с входамиразрядов входов шифраторов 220 группы, выход восьмого элемента И 22635группы соединен с информационным входом триггера 234, выход которого соединен с первым входом элемента И-НЕ231, выход которого соединен с первыми входами элементов И 227 группы,вторые входы которых соединены соответственно с выходом третьего элемента И 226 группы и выходами элементовИЛИ. 232 группы, выходы элементов И227 группы являются выходами разрядов выхода 60, вход 94 соединен спервым входом элемента И 228, выходкоторого соединен с входом разрешения записи триггера 234, вход 142соединен с управляющим входом комму-.татора 229, с вторым входом элементаИ-НЕ 231 и через элемент НЕ 230 - свторым входом элемента И 228,Блок 6 сдвига влево (Аиг. 5) содержит матричный сдвигатель 235 вле- .во, регистр 236 управляющей информации, группу элементов И 237, мультиплексор 238, элемент И 239 и элемент 7ОНЕ 240, причем вход знакового разряда входа 61 соединен с выходами зна- ковых разрядов выходов 64 и 65, входы значащих разрядов входов 6 1 и 62 соединены соответственно с входами старших и младших разрядов информационного входа сдвигателя 235, выходы 241 (разрядов 1 - 12), 242 (рязрядов 3-14) и 243 (разрядов 13-24) выхода сдвигателя 235 соединены соответственно с входами разрядов первого и второго информационных входов мультиплексора 238 и с выходами значащих разрядов выхода 65, вход 63 соединен с информационным входом регистра 236, выходы разрядов которого соединены с первыми входами элементов И 237 группы, выходы которых соединены с входами разрядов управляющего входа сдвигателя 235, выходы разрядов мультиплексора 238 являются выходями значащих разрядов выхода 64, выходы 94 и 149 соединены с первым и вторым входами элемента И 239, выход которого соединен с входом разрешения записи регистра 236, вход 150 соединен через элемент НЕ 240 с вторыми входами элементов И 237 и с управляющим входом мультиплексора 238.Арифметический бло, 7 порядков (Фиг. 6) содержит сумматор 244, с первой по третью группы элементов НЕ 245 - 247, с первого по третий узлы 248 - 250 прибавления переноса, с первого по пятый мультиплексоры 251 255, первый и второй элементы ИСКЛИЧАПЩЕЕ ИЛИ 256 и 257, причем вход 73 соединен с первьми инАормационньии входами мультиплексоров 251 и 254, вход его знакового разряда соединен с входом знакового разряда информационного входа узла 248 прибавления переноса и с управляющим входом мультиплексора 251, входы числовых разрядов входа 73 соединены с входами элементов НЕ 245 группы, вход 74 соединен с вторым информационным входом мультиплексора 254, вход знакового разряда входа 74 соединен с первым входом элемента ИСКЛИЧАИЩЕЕ ИЛИ 256, входы значащих разрядов входа 74 соединены с входами соответствующих разрядов первого информационного входа мультиплексора 252 и с входами элементов НЕ 246 группы, выходы элементов НЕ 245 и 246 групп соединены со входами значащих разрядов инФормационными входами узлов 248 и 249 прибавле"1 164755 ния переноса соответственно, выходы которых соединены с вторыми информационными входами мультиплексоров 251 и 252 соответственно, входы переноса узлов 248 - 250 прибавления перенося5 соепинены с входом единичного потенциала устройства, выход элемента ИСКПЮЧАИЩЕЕ ИЛИ 256 соединен с входами знаковых разрядов первого информацион ного входа мультиплексора 252 и информационного входа узла 249 прибавления переноса, выходы мультиплексора 251 и 252 соединены с входами слагаемых сумматора 244, выход которого соеди" нен с первым информационным входом мультиплексора 253, выход знакового разряда выхода сумматора 244 соединен с первым входом элемента ИСКЛИЧА 10 ЩЕЕ ИЛИ 257, с входомразряда информацион" 20 ного входа узла 250 прибавления переноса и с управляющим входом мультиплексора 253, выходы значащих разрядов выхода сумматора 244 соединены с входами элементов НЕ 247 группы, выхо ды которых соединены с входами соответствующих разрядов информационного входа узла 250 прибавления переноса, выход которого соединен с вторым информационным входом мультиплексора 253, выход элемента ИСКЛЮЧА 1611 ЕЕ ИЛИ 257 соединен с управляющим входам мультиплексора 254, выход которого соединен с вторым информационным входом мультиплексора 255, выход мультиплексора 253 является выходом 7735 арифметического блока 7 порядков и соединен с первым информационным входом мультиплексора 255, выход которого является выходом 76 арифметическо" 40 го блока 7 порядков, входы 173-176 которого соединены соответственно с вторым входом элемента ИСКЛЯЧАЮЩЕЕ ИЛИ 256, с управляющим входом мультиплексора 255, с вторым входом элемента ИС 1 ПЮЧА 1 ОЩЕЕ ИЛИ 257 и с входом переноса во второй младший разряд сумматора 244.Первый блок 8 буферных регистров (фиг. 7) содержит четыре регистра 258 - 261, мультиплексор 262, два мультиплексора 263.1 и 263.2, три элемента И 264.1-264.3, элемент ИЛИ 265 и элемент НЕ 266, причем вход 24 соединен с первым информационным входом 55 мультиплексора 262 и с входом регист-. ра 260, вход 25 соединен с информационными входами регистров 259 и 261, вход 26 соединен с вторым информацион 7 12ным входом мультиплексора 262, выход которого соединен с информационным входом регистра 258, выходы элементов 264 .1-264 .3 соединены соответственно с входами разрешения записи регистров 258 и 259 и с объединенными входами разрешения записи регистров 260 и 26 1, выходы регистров соединены с первыми- четвертыми информационными входами мультиплексоров 263.1 и 263.2 соответственно, выходы которых являются выходами 27 и 28 блока 8, входы 98 и 99 которого соединены с первым и вторым управляющими входами мультиплексора 263.1, входы 100 и 101 соединены с управляющими входами мультиплексора 263.2, вход 94 соединен с первыми входами элементов И 264.1-264.3, вход 95.соединен с первым входом элемента ИЛИ 265 и с вторыми входами элементов И 264 .2 и 264.3, вход 96 соединен с третьим входом элемента И 264.3 и через элемент НЕ 266 - с третьим входом элемента И 264.2 и с вторым входом элемента И 264.1, третий вход которого соединен с выходом элемента ИЛИ 265, второй вход которого соединен с входом 97 и с управляющим входом мультиплексора 262.Третий блок 9 буферных регистров фиг, 8) содержит четыре регистра 267- 270, мультиплексоры 271.1-271.3, мультиплексоры 272,1 и 272,2, мультиплексоры 273.1 и 273.2, элементы И 274.1- 274.4, группу элементов И 275, группу элементов ИЛИ 276, вход 277нулевого потенциала устройства, группу элементов НЕ 278, причем входы 34 36 соединены с информационными входами мультиплексоров 271 и 272, выходыкоторых соединены с информационными входами регистров 267-270, входы первого и второго разрядов первых информационных входов мультиплексоров273,1 и 273.2 соединены с входом 277нулевого потенциала устройства, выходы элементов И 274.1-274.4 соединенысоответственно с входами разрешения записи регистров 267 -270, выходыкоторых соединены с информационными входами мультиплексоров 273.1 и 273.2,входы первых и вторых разрядов третьих и четвертых информационных входов мультиплексоров 273.1 и 273,2 соединены с входом 277 нулевого потенциалаустройства, выходы мультиплексоров273.1 и 273.2 являются выходами 37и 38 блока 9 буферных регистров. Запи10 20 25 30 35 40 45 50 55 13 164755 сью с входа 34 управляет сигнал с входа 1)3, адрес записи задается сигналами с входов 104 и 11)5. Разрешение записи и адрес записи с входа 35 задается сигналами с входов 11)6-11)8, свхода 36 в регистры 267 и 268 - сигналами с входов 11)9 и 110. Запись стробируется сигналом с входа 94. Управление мультиплексорами 273,1 и 273.2 осуществляется сигналами с входов 111114, Восьмой блок 10 буферных регистров 1 (Фиг. 9) содержит четыре регистра 279-282, пять мультиплексоров 283,два мультиплексора 284, группу злемен тов И 285, элементы И 286, элементыИ 287, элементы ИЛИ 288, элемент ИЛИ289, элементы НЕ 290 и 291. Архитектура блока 10 буферных регистров аналогична архитектуре блока 9 буферныхрегистров за исключением того, чтовыходы разрядов выхода второго мультиплексора 284 соединены с первымивходами элементов И 285 группы, вторые входы которых подсоединены к выходу элемента НЕ 291, выходы элементов И 285 группы являются выходом 51 блока 10 буферных регистров. Записью с входа 47 управляют сигналы с входов .118-120, с входа 48 - сигналы с входов 121-123, с входа 49 в регистры 279 и 280 - сигналы с входов 124 и 125, Управление мультиплексорами 284 осуществляется сигналами с входов 126 - 129. На вход элемента НЕ 291 подается сигнал с входа 130,Четвертый блок 11 буферных регистров (Фиг. 10) содержит два регистра 292 и 293, мультиплексор 294, два элемента И 295 и элемент НЕ 296, причем вход 53 соединен с информационным входом регистра 292, входы двенадцати младших разрядов входа 53 соединены с информационным входом регистра 293, выходы.элементов И 295 соединены с входами разрешения записисоответствующих регистров, знаковыйразряд выхода регистра 292 соединенсо знаковым разрядом выхода 54 четвертого блока 11 буферных регистров,числовые разряды выхода регистра 292соединены с первым информационным входом мультиплексора 294, выход регистра 293 соединен с вторым информационным входом мультиплексора 294, входыдвух старших разрядов второго инФормационного входа мультиплексора 294соединены с входом нулевого потенциала устройства, выход мультиплексора 7 14294 является выходом 54 четвертого блока 11 буферных регистров. Записьв регистры управляется сигналами с входов 134 и 135, стробируется сигналом с входа 94. Управление мультиплексором 294 осуществляется сигналом с входа 136.Пятый блок буферных регистров 12 (фнг. 11) содержйт два регистра 297 и 298, мультиплексор 299, два элемента И 300 и элемент НГ 301, вход 57 со-о единен с информационными входами регистров 297 и 298, выходы которых соединены с первым и вторым информационными входами мультиплексора 299 соответственно, выходы элементов И 300 соединены с входами разрешения записи регистров, выход мультиплексора 299 является выходом 58 пятого блока 12 буферных регистров. Запись управляется сигналами с входов 139 и 140, стробируется сигналом с входа 94. Управление мультиплексором 299 осуществляется сигналом с входа 141.Шестой блок 13 буферных регистров (Фиг. 12) содержит четыре регистра 302-305, мультиплексоры 306 и 307, группу элементов И 308 и 309, элементы НЕ 310 и 311, вход 59 соединен с информационными входами регистров 302- 305, выходы элементов И 309 соединены с входами разрешения записи регистров, выходы регистров 302-305 соединены с первым - четвертым информационныьи входами мультиплексора 306, двенадцать младших разрядов выходов регистров 303 и 305 соединены с первым и вторым информационньии входами мультиплексора 307 соответственно, выход мультиплексора 307 соединен с первыми входами элементов И 308 группы, выход элемента НЕ 310 соединен с вторыми входами элементов И 308 группы, выходы мультиплексора 306 и элементов И 308 группы являются выходами 61 и 62 шестого блока 13 буферных регистров соответственно. Управление записью в регистры осуществляется сигналами с входов 143-145. Мультиплексорами 306 и 307 управляют сигналы с входов 143" 145. Мультиплексорами 306 и 307 управляют сигналы с входов 146 и 14. На вход элемента ИЕ 311) подается с входа 148 сигнал.Седьмой блок 14 буферных регистров (Фиг. 13) содержит четыре регистра 312-315, два мультиплексора 316, два мультиплексора 317 с тремя состояния 164755ми выхода, элементы И 318 и 319, элементы ИЛИ 320, элементы НЕ 321, вход 64 соединен с информационными входами регистров 312 и 314 и с первыми инфор 5 мационными входами мультиплексоров 316, вход 65 соединен с вторыми информационными входами мультиплексоров 316, выходы которых соединены с информационными входами регистров 313 и 315, выходы двух элементов И 319 и элементов ИЛИ 320 соединены с входами разрешения записи регистров, выходы регистров 312 и 313 соединены с первыми информационными входами мультиплексоров 317, выходы регистров 314 и 315 соединены с вторыщ информационными входами мультиплексоров 317, выходы мультиплексоров 317 являются выходами 66 и 67 седьмого блока 14 буФерных регистров, Улравление записью с входа 64 осуществляет сигнал с входа 15 1. адрес записи задается сигналами с входов 152 и 153. Разрешение записи с входа 65 дается сигналом с входа 154, адрес задается сигналом с входа 152, На адресные входы мультиплексоров 317 подается сигнал с входа 156, на вход разрешения выборки - сигнал с входа 155. ЗОВторой блок 15 буферных регистров (фиг, 15) содержит восемь регистров 322"329, шесть мультиплексоров 330, два мультиплексора 331, мультиплексор 332, группу элементов И 333, элементы И 334, элементы И 335, элементы И 336, элементы ИЛИ 337, элементы НЕ 338 и 339, вход 60 соединен с первыми информационными входами пятого и шестого мультиплексоров 330, вход 72 - с вторыми информационными входами муль-. типлексоров 330 и с информационными входами регистров 328 и 329, вход 71 с первыми информационными входами первых четырех мультиплексоров 330, выходы мультиплексоров 330 соединены синформационными входами регистров 322-327,выходы регистров 322-329, соединены с первыми - восьмымнинформационными входами мультиплексоров 331,Я выходы регистров 326"329 - синформационными входами мультиплексора 332,выход второго мультиплексора 331 соединены с первыми входами элементов И 333 группы, выход элемента НЕ 339 соединен с вторыми входами элементов И 333 группы,55выходы первого мультиплексора 331,элементов И 333 группы и мультиплексора 332 являются выходами 73 - 75 7 16блока 15 буферных регистров соответственно, Записью с входа 71 управляют сигналы с входов 157-159, с входа 72- сигналы с входов 160-163, с входа 60 - сигналы с входов 164 и 165. Иультиплексоры 331 управляются сигналайи с входов 166-171, мультиплексоры 332 " сигналами с входов 340 и 341. На вход элемента НЕ 339 подается сигнал с входа 172.Преобразователь 16 дополнительного кода в прямой код (фиг. 15) содержит узел 342 прибавления переноса, группу элементов НЕ 343, мультиплексоры 344-346, триггер 347 и элемент НЕ 348, вход 54 соединен с первым информационным входом мультиплексора 344, знаковый разряд входа 54 соединен с управляющим входом мультиплексора 344 и со знаковым разрядом информационного входа узла прибавления переноса 342, выходы элементов НЕ 343 группы соединены с входами разрядов информационного входа узла 342 прибавления переноса, выход которого соединен с вторым информационным входом мультиплексора 344, выход переноса из третьего числового разряда узла 342 прибавления переноса соединен с инфор" мационным входом триггера 347, выход которого соединен с вторым входом мультиплексора 346, первый информационный вход мультиплексора 346 соединен с входом единичного потенциала устройства, выход мультиплексора 346 соединен с входом переноса узла 342 прибаапения переноса, выход элемента НЕ 348 соединен с управляющим входом мультиплексора 345, выход мультиплексора 344 является, выходом 55, выходы двух старших числовых разрядов выхода мультиплексора 344 соединены с первым информационным входом мультиплексора 345, выход которого соединен с выходами двух старших числовых разрядов выхода 55. Сигнал с входа 94 подается на вход разрешения записи триггера 347, Сигнал с входа 137 подается на управляющий вход мультиплексора 346 и на вход элемента НЕ 348.На входы 68 и 69 элемента ИЛИ 17 подаются старшие числовые разряды выходов 66 и 67 седьмого блока 14 буферных регистров соответственно,Четвертый мультиплексор 20 представляет собой мультиплексор с тремя состояниями выхода, на адресный вход которого поступает сигнал с выходаэлемента ИЛИ 17, на вход разрешения выборки - сигнал с входа 155.Коммутатор 1 (фиг. 16) содержит узел 349 коммутации, триггер 350 и5 элемент И 351, информационный вход триггера 350 является входом 41 коммутатора 21, выход триггера 350 соединен с управляющим входом узла 349 коммутации, выход элемента И 351 соединен с входом разрешения записи триггера 350, входы 94 и 115 соединены с входами элемента И 351.Умножитель 2 представляет собой регулярную структуру, состоящую из элементов И и полных одноразрядных сумматоров, а также включает элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, на входы которого поступают знаковые разряды сомножителей. В умножителе обеспечивается при своение знака произведения младшей части произведения,Арифметическое устройство работает следующим образом.Все операционные узлы арифметичес кого устройства работают параллельно.Операция вида Х=АфВ+С, где А,В,С и Х - комплексные числа, представленные мантиссой вещественной части (КеА), мантиссой мнимой части (1 шА) и порядком (ПА), общим для вещественной и мнимой частей числа, выполняется следующим образом.Комплексные числа, над которыми выполняется операция, размещаются в блоке 1 местной памяти . Операнды А и В последовательно считываются изблока 1 местной памяти и мантиссы их вещественных и мнимых частей КеА и 1 шА и КеВ и 1 шВ размещаются в регистрах 258-40 261 первого блока 8 буферных регистров 8 (фиг. 7) соответственно, а их порядки ПА и ПВ - в регистрах 322 и 323 блока 15 буферных регистров (фиг. 14) соответственно. Операнд С считывается из блока 1 местной памяти и мантиссы КеС и 1 шС через мультиплексоры 18 поступают в регистры 269 и 270 блока 9 буферных регистров (фиг, 8) соответственно, а порядок ПС в регистр 324 блока 15 буферных ре 50 гистров. За четыре такта работы устройства из первого блока 8 буферных регистров попарно выбираются операнды и в умно- жителе 2 вычисляются частичные произведения КеАКеВ, 1 пй 1 щВ, КеА ЬпВ и 1 шА"КеВ. С выхода 29 старпгтх разрядов ре-. зультата умножителя через первый мультиплексор 18,1 они поочередно записы - ваются в регистр 267 блока 9 буферных регистров.Одновременно с выборкой и передачей операнда С порядки сомножтелей ПА и ПВ выбираются из регистров 322 и 323 блока 15 буферных регистров в арифметический блок 7 порядков (фиг. 6), где вычисляется порядок ненормализованного произведения Л (АВ)=ПА+ПВ и записывается в регистр 323 блока 15 буферных регистров, В следующий такт работы устройства в арифметический блок 7 порядков из регистров 323 и 324 блока 15 буферных регистров выбираются операнды и вычисляется величина разности порядков слагаемых ЬП=П (А В)-ПС, Знак разности по выходу 77 арифметического блока 7 порядков передается на управляющие входы 4 1 коммутаторов 2 1 (фиг. 16), ее модуль - по выходу 77 на вход 45 блока 3 сдвига вправо (фиг. 2), а на выход 76 арифметического блока 7 порядков передается максимальный иэ операндов П кс, который записывается в регистр 324 блока 15 буферных регистров. По мере поступления в блок 9 буферных регистров частичные произведения КеАКеВ и 1 шА 1 ьпВ считываются на выход 39 и в зависимости от знака разности порядков ЬП передаются первым коммутатором 21.1 на его выход 42 (при ЬП Э) или на выход 43 (при ЬП(О). Блок 3 сдвига вправо каждый такт осуществляет сдвиг на ,КПразрядов. Операнд с выхода 43 в данном режиме сдвигается следующим образом.Числовые разряды поступают на вход матричного сдвигателя 179 вправо.С выхода 185 старшие разряды сдвинутого числа поступают на мультиплексор 189, который в зависимости от старшего разряда разности порядков ЬП передает на выход информацию с выхода 185 или нули. С выхода мультиплексора 189 через мультиплексор 192 результат передается на выход 46 блока 3 сдвига вправо. Второй коммутатор 212 осуществляет коммутацию аналогично первому коммутатору, и частичные произведения КеА КеВ и 1 гпА 1 шВ записываются в регистры 279 и 280 блока 10 буферных регистров 10 (фиг. 9) соответственно,