Матричное вычислительное устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ВСЕ Ь 06 Г 7 ОП ИЗОБРЕ ИДЕТЕЛЬСТВУ К АВТОРСКОМ(21) 3411796/18-24 (22) 26.03.82 (46) 07.08.83. Бюл (72) С.А. Волощенк Р 2 СУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ(56) 1. Авторское свидетельство СССРпо заявке Р 3402542/18-24,кл. С 06 Р 7/52, 28.02.82.2. Микропроцессорные БИС и микро-ЭВМ. Построение и применение.Под ред. А.А, Васенкова, М "Сов.радио", 1980, с. 112, рис. 3,20,3.22.3. Карцев М.А., Брик В.А. Вычислительные системы и синхроннаяарифметика. М., "Радио и связь",1981, с. 238-239, рис, 5,4.1 (прототип).(54)(57) 1. МАТРИЧИОЕ ВБЧИСЛИТЕЛБИОЕУСТРОЙСТВО, содержащее матрицу ячеек иэ М строк и й столбцов, причем первый вход и -ой ячейки всехстрок подключен к первому выходу(и)-й ячейки той же строки, второй вход и -й ячейки всех столбцовподключен к второму выходу (и -1 )-йячейки того же столбца, вход суммыкаждой ячейки всех строк, за исключением ячеек первой строки и Й -гостолбца, подключен к выходу суЬмыячейки предыдущей строки последующего столбца, вход переноса щ -йячейки каждой строки подключен квыходу переноса (,т +1)-йячейкиэтой же строки, вторые входы ячеекпервой строки, за исключением первой ячейки этой же строки, подключены соответственно к входам первогооперанда устройства, выходы суммыячеек И-й строки, за исключениемпервой ячейки этой же строки, являются выходами младших разрядов результата устройства, входы суввыячеек первой строки, за исключениемЮ -й ячейки, являются входами старших разрядов второго операнда устройства, первые выходы ячеек М -го столбца подключены к входам переноса этих же ячеек, каждая ячейка содержит одноразрядный сумматор и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый вход ячейки соединен с первым выходом ячейки и первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с вторым входом и выходом ячейки, вход суммы последней соединен с первым входом одноразрядного сумматора, второй вход которого соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а выходы переноса и суммы соединены соответственно с выходами переноса и суммы ячейки, вход переноса которой соединен с входом переноса одноразрядного сумматора, о т л и - ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства за счет выполнения операций умножения, введены преобразователь в дополнительный код, узел. коррекции, (М) коммутаторов первого столбца, М коммутаторов второго столбца, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к выходу суммы первой. ячейки й -й строки, второй вход - к входу управления устройства, а выход - к выходу соответствующего младшего .разряда результата устройства, пер.вый вход гп-го коммутатора первого столбца подключен к выходу суммы п 1-й ячейки первого столбца и гп -му первому входу узла коррекции, каж,дый т -й второй вход которого подключен к выходу переноса (я+1) -й ,ячейки первого столбца, второй вход щ-го коммутатора первого столбцаподключен к входу суммы 1 ъ-й ячейки первой строки,.первый вход к -го коммутатора второго столбца1034032 подключен к входу-го младшего разряда второго операнда устройства, а второй вход - к -му выходу преобразователя в дополнительный код, выход К-го коммутатора второго столбца подключен к входу суммы ф -й ячейки й -го столбца, .в -й вход преобразователя в дополнительный код подключен к входу а+1)-го разряда первого операнда устройства, выходы узла коррекции подключены соответственно к выходам старших разрядов результата устройства, вход переноса узла коррекции подключен к выходу переноса преобразователя в дополнительный код, вход управления узла коррекции, вход управления каждого коммутатора и первый вход первой ячейки первой строки подключены к входу управления устройства, второй вход первой ячейки первой строки подключен к входу логического нуля устройства.2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что узел кор 1Изобретение относится к вычислительной технике и монет быть использовано в специализированных вычислителях и высокопроизводительныхЭВМ для одноактного выполнения опера 5ций умножения и деления над целымии дробными двоичными числами, представленных в прямых кодах.Известно матричное вычислительное устройство, содержащее матрицу )Оячеек из М+1 строк и М столбцов,причем каждая ячейка содержит одноразрядный сумматор, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент И ) 1 ).Недостатком этого устройства15являются значительные аппаратурныезатраты.Известно матричное устройстводля умножения и деления, содержащеестолбец из М циФровых компараторови матрицу ячеек из М строк, первая"траха которой включает М ячеек,а каждая последующая строка содержит на одну ячейку больше чем предыдущая, причем все ячейки матрицывключают два элемента И, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент мажоритарной логики, три входа и три выхода, вход переноса и выход переноса,вход суячы и выход суммы 2 .30 Недостатками данного устройстваявляются значительные аппаратурныезатраты и сложность поразрядндгосекционирования. рекции содержит й) одноразрядныхсумматоров, М -1) элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, М -1) элементов И, элемент НЕ, причем вход элемента НЕсоединен с входом управления узлакоррекции и с йервыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, второй входт -го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ ипервый вход м-го элемента И соединены соответственно с первым и вторым ъ-ми входами узла коррекции,ез -выход которого соединен с выходом п-го одноразрядного сумматора,первый и второй входы которого соеди.иены соответственно свыходами т -гоэлемента ИСКЛЮЧАЮЩЕЕ ИЛИ и ъ-гоэлемента И, второй вход которогосоединен с выходом элемента НЕ,вход переноса го-го одноразрядногосумматора, кроме М -1)-го, соединенс выходом переноса е+1)-го одноразрядного сумматора, вход переноса,М)-го одноразрядного сумматорасоединенс входом переноса блокакоррекции,3Наиболее близким по технической сущности к предлагаемому является вычислительное устройство, со.держащее матрицу ячеек из М строк и М столбцов, причем первый вход и -ой ячейки всех строк подключен к первому выходу п)-ой ячейки той же строки, второй вход 6 -й ячейки всех столбцов подключен ко второму выходу п)-й ячейки того же столбца, вход суммы каждой ячейки всех строк, за исключением ячеек первой строки и Й -го столбца, подключен .к выходу суммы ячейки передающей строки последующего столбца, вход переноса т-й ячейки враждой строки подключен к выходу переноса (фа +1)-й ячейки этой же строки, вторые входы ячеек первой строки подключены к входам первого операнда устройства, выходы суммы ячеек М -и строки подключены к выходам младших разрядов результата, входы суммы ячеек первой строки и М-го столбца подключены к входам второго операнда устройства, выходы переноса ячеек первого столбца являются выходами старших разрядов результата, первые выходы ячеек й -го столбца подключены к входам переноса этих же ячеек, выход переноса щ -й ячейкн первого столбца подключен к первому входу п +1)-й ячейки того же столбца, а также ;каждая ячейка содержит одноразряд50 ный сумматор и элемент ИСКЛЮЧАЮЩЕЕИЛИ, причем первый вход ячейки соединен с первым выходом ячейки ипервым Входом элемента ИСКЛюЧАющееИЛИ, второй вход которого соединенс вторым входом и выходом ячейки,вход суммы которой соединен с первымвходом одноразрядного сумматора,второй вход которого соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ,а выходы переноса и суммы соединены,соответственно с выходами переносаи суюы .ячейки, вход переноса которой соединен с входом переносаодйоразрялного сумматора (и;= 2,3,.., 1 ч в = 12 р й"1 33,Недостаток известного устройства - невозможность выполнения операции умножения;Цель изобретения. " расширениефункциональных возможностей вычисли,тельного устройства за счет выполнения операций умножения.Поставленная цель достигаетсятем, что вычислительное устройство,.содержащее матрицу ячеек нз Й строки . М столбцов (где Й - разрядностьоперандов), причем первый входЬ-й ячейки всех строк (6= 2,3,подключен к первому выходу (и -1)-йячейки той же строки, второй вход ЗОЬ-й ячейки всех столбцов подключенк второму выходу (п -1 )-й ячейкитого же столбца, вход сумы каждойячейки всех строк, за исключениемячеек первой строки и й -го столбца, 35подключен к выходу суммы ячейкипредыдущей строки последующегостолбца, вход переноса 1 П -й ячейкикаждой строки (в = 1,2 й -1подключен к выходу переноса (в+1)-й 40ячейки этой же строки, вторые входы,ячеек первой строки, за исключениемпервой ячейки этой же .строки, подключены соответственно к входампервого операнда устройства, выходы 45суммы ячеек М-й строки, за исключением первой ячейки этой же строки,являются выходами младаих разрядоврезультата устройства, входы суммыячеек первой строки, эа исключениемМ-й ячейки, являются входами старших разрядов второго операнда устройства, первые выходы ячеек И-гостолбца подключены к входам переносаэтих же ячеек, каждая ячейка содержит одноразрядный сумматор и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый,вход ячейки соединен с первым выходом ячейки и первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с вторыми входом и 60выходом ячейки, вход суммы последнейсоединен с первым входом одноразрядного сумматора, второй вход которогосоединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а выходы переноса и сум ьаа соединены саответственно с выходами переноса и сумьы ячейки, вход переноса которой соединен свходом переноса которой соединен с входом переноса одноразрядного сумматора, введены преобразователь в дополнительный код, узел коррекции, (й -1) коммутаторов первого столбца, й коммутаторов второго столбца, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ причем первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, подключен к выходу сумчц первой ячейки Й-й строки, второй вход - к входу управления устройства а выход этого элемента - к выходу соответствукщего младшего разряда результата устройства первый вход п-го коммутатора первого столбца подключен к Выходу суви е -й ячейки первого столбца и ю-му первому входу узла коррекции, каждый 1 а-й второй вход которого подключен к выходу переноса (ъ+1) й ячейки первого столбца второй вход.1 п-го коммутатора первого столбца подключен к входу суммы щ-й ячейки первой строки, первый вход -го коммутатора второго столбца(% =1,2 И) подключен к входу к -го младшего разряда второго операнда устройства, а второй входк М-му выходу преобразователя в дополнительный код, выход 1 -го коммутатора второго столбца подключен к входу суммы % -й ячейки )Ч-го столбца, в -й вход преобразователя в дополнительный код подключен к входу (ьз+1)-го разряда первого операнда устройства, выходы узла коррекции соответственно подключены к выходам старших разрядов результата устройства, вход переноса узла коррекции подключен к выходу переноса преобразователя в дополнительный код, вход управления узла коррекции, вход управления каждого коммутатора и первый вход первой ячейки первой строки подключен к входувыправления устройства, второй входпервой ячейки первой строки подключен к входу логического нуля устройства.Причем узел коррекции содержит. (Н) одноразрядных сумматоров, (И) элеменвфИСКЛЮЧАЮЦЕЕ ИЛИ, (М -Ц элементаИ, элемент НЕ, причем вход элемента НЕ соединен с входом управления узла коррекции и с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход е -го элемента ИСКЛЮЧАЮ- .ЩЕЕ ИЛИ и первый вход в -го элемента.И соединены соответственно с первым и вторым в -ми входами узла коррекции, ъ -й выход которого соединен с выходом ъ -го одноразрядного сумматора, первый и второй входы которого соединены соответствен1034032 15 При умножении на входы 6 подаютсигнал логического нуля. Умнохениевыполняется старшими разрядамивперед, причем коды множимого поразрядно перемножаются на разряды преобразованного множителя, представленного в системе счисления с цифрами-1, +1 ).Произведение двух чисел вычисляется по следующей формуле-н.И- -1+С=-6)2 +С +П +1, зйпс;)Ь 2о о 4 "где С - мантисса произведения в 2 й 2 разрядов;В - модуль кода множимого,Сб в нулевая сумма, равная мантиссе кода множителя;экпа,) - знак-го разряда преобразованного кода множителя;П - нулевое частичное произвеОдение, равное модулю множимогоМ - разрядность прямых кодовоперандов.При умножении целых чисел самый 40 младший разряд произведения игнорируется.Для выполнения деления на входы 6(Фиг. 1) необходимо подать сигнал,логической единицы. Деление в матричном вычислительном устройстве выполняется по методу без восстановленияостатка. При этом в зависимости отсоотношения между делижм А и делителем В деление выполняется послесдвига А или без, этого сдвига. Впервом случае необходимо, чтобыЬ , В, а во втором возможно А ( Ь,но сами Я и б должны быть нормализованными дробями, т.е. содержатьв старших разрядах мантисс единицы,Наличие элемента ИСКЛ 10 ЧАЮЦЕЕ ИЛИ 10позволяет сформировать дополнительный 8+1 )-й разряд прямого кода,частного для первого случая и 1 Ч-й;разряд частного для второго случая.60 Наличие единицы на старшем разрядевыходов 4 свидетельствует о-том,что С ,с 1Делимое поступает со сдвигомиа разряд в сторону старших раэря- Я дов, Необходимость этого сдвига Матричное вычислительное устройство (фиг. 1) содержит первые 1, вторые 2 и третьи 3 информационные входы устройства, старшие 4 и младшие 5 выходы устройства, вход б управления устройства, ячейки 7, коммутаторы второго столбца с прямым 8 и инвер.пым 9 первого столбца выходом, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 10, преобразователь 11 в дополнительный код, содержащий элементы НЕ 12, одноразрядные сумматоры 13, входы, подключаемые к сигналу. логической единицы,14, входы 15, подключаемые к сигналу логического нуля, узел 16 коррекции, содержащий также элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 17 элементы И 18, одноразрядные сумматоры 19, элемент НЕ 20 и вход 21 переноса.Каждая ячейка 7 включает элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 22, одноразрядный сумматор 23, первый 24 и второй 25 входы, вход 26 суммы, вход 27 переноса, первый 28 и второй 29 выходы, выход 30 суммы и выход 31 переноса.Матричное вычислительное устройство оперирует с мантиссами операн- дов.На входы 1 подают мантиссы либо множителя, либо делиМого. В случае, когда разрядность мантиссы делимого больше 8-1, оставшиеся разряды подают на входы 2. На входы 3 подают разряды мантиссы либо множимого, либо делителя. На выходах 4 формируются либо старшие разряды произведения, либо частное от деления, на выходах 5 - либо младшие разряды произведения, либо остаток от деления.Управление матричным вычислительным устройством осуществляется через входы 6 управления. При логическом нуле на этом входе выполняется умножение, а при логической единице - деление, Сигнал логической единицы на входе управления коммутаторов связывает их выходы с первыми входами, а сигнал логического нуля - с вторыми их входами.Преобраздватель 11 формирует код дополнения от множимого, необходимый 35 но с выходами гп -го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и т-го элемента И, второй вход которого соединен с выходом элемента НЕ, вход переноса 1 т-гоодноразрядного сумматора, кроме(1 Ч)-го,соединен с выходом переносагоп+11-го одноразрядного сумматора,вход переноса й)-го одноразрядного сумматора соединен с входомпереноса блока коррекции. На фиг. 1 приведена структурная схема матричного вычислительного устройства, на фиг. 2 - функциональная схема ячейки. для выполнения умножения, при делении этот код игнорируется,Узел 16 коррекции при выполненииумножения учитывает биты переносаи суму на выходах ячеек 1-го столбца, возникающих при суммированиивсех частичных произведений и поправок, При делении узел 16 коррекциивыполняет в соответствии с алгоритмом деление без восстановления)О остатка, инвертирование знаковых разтрядов всех промежуточных остатков,Матричное вычислительное устройство работает следующим образом.1034032 Уию РИИПИ Заказ 5626/51 тираж 706 дписно ПП "Патент", г.ужгород,ул.П ая определяется диапазоном измененияи представления данных и классомреашемых задач, Результат с выраженмантиссой. Разряды частного образованы путем инвертирования в узле, 16коррекции на элементах ИСКЛЮЧАВЦЕЕ ИЛИ 17 знаковых разрядов соответствувкнх остатков.Преимуцтеством предлагаемого устройства перед прототипомявляетсявозможность выполнения дополнитель-,но операции деления,