Устройство для деления двоичных чисел

1008733ного делителя и регистра делителя, вы- сумматора-вьгчитателя соединены соотходы второго сумматора-вычитателя сое ветственно с входами второй группы динены соответственно с входами первой коммутатора, выходы коммутатора соегруппы коммутатора, выходы третьего динены соответственно с входами регистера делимого, 1Изобретение относйтся к вычислитель,ной технике и может быть использованов арифметических устройствах цифровыхвычислителей.Известно устройство для деления 5двоичных чисел, содержащее сумматор,регистры делимого, делителя и частногои блок управления 11Недостатком известного устройстваявляется низкое быстродействие, обусловленное формированием в каждом циклеодной цифры частного.Известно также устройство для деления чисел, формирующее в каждом цикле К цифр частного и содержащее регистры делимого, делителя и частного, блокумножения, вычитатель, шифратор К цифрчастного, регистр адреса, блок памяти,трупвы клементов Н Я . Недостаткомэтого устройства является низкое быстродействие, обусловленное многотактностью формирования К цифр частного.Наиболее близким к предлагаемому потехнической сущности является устройство для деления, содержащее регистры 25делимого, делителя и частного, сумматор,дешифратор, алементы ИЛИ, три группыэлементов И причем первая группа входов сумматора соединена соответственнос выходами регистра делимого, входы ЗОкоторого соединены соответственно свыходами сумматора и входами регистрачастного, выходы которого соединены сФ.йервыми входами дешифратора, вторыевходы которого соединены с входамиделителя устройства, вторая группа вхо-дов сумматора соединена соответственнос выходами регистра делителя, входыкоторого соединены соответственно свыходами элементов ИЛИ, входы которых ффсоединены с выходами соответствующихэлементов И-й группы, первые входыкоторых соединены с-м выходом дешифратора, вторые входы элементов Ий груйпы соедннены соответственно 45с входами-го кратного делителяустройства ( 1 ы 13),2В данном устройстве операция деления без восстановления остатка производится посредством ряда итераций иопределения в каждой итерации двух очередных разрядов частного по значениямостатков, вычисленных путем вычитаниякратного делителя из кратного предыдущего остатка. Полученный таким образомостаток сохраняется до следующей итерации и становится в этой итерациикратным предыдущего остатка - 4 Кпутем сдвига на два разряда влево 3, .Недостатком данного устройстваявляется низкое быстродействие, обусловленное последовательным определениемостатков и корректировкой предсказанных в итерации двух разрядов частного.с помощью табличного дешифратора.Цель изобретения - увеличение быстродействия устройства,Поставленная цель достигается тем,что устройство для деления двоичныхчисел, содержащее регистр делимого,регистр делителя, регистр утроенногоделителя, сдвиговый регистр частногои первый сумматор-вычитатель, причем(ю +1)-й вход первой группы входовпервого сумматора-вычитателя соединенс 1 -м выходом регистра делимого( 1 = 1, , И; п - разрядность операндов), входы второй группы сумматора-вычитателя соединены соответственнос выходами регистра делителя, выходзнакового разряда регистра делимогосоединен с управляющим входом первогосумматора-вычитателя, инверсный выходзнакового разряда первого сумматоравычитателя соединен с первьпвходомсдвигового регистра частного, содержитвторой и третий сумматоры-выл дателикоммутатор и блок анализа, содержащийтри элемента ИЛИ и восемь элементов И,причем инверсный выход знакового разряда регистра делимого соединен с первым входом первого, второго, третьегои четвертого элементов И прямой выход знакового разряда регистра делимого1008733 4Устройство для деления двоичных осел работает следующим образом,Обозначим двоичное Ь -разрядноеделимое .А, двоичный й. -разрядный нормализованный делитель Ь, 4 -й разрядчастного, определяемый по знаку ( +1)- го остатка Я СРазряд частного С и знак остатка(ЗН ЯИ) связаны следующей логической,зависимостью: 3соединен с первыми входами пятого, шестого, седьмого и восьмого элементов И, прямой выход знакового раэряда первого сумматора-вычитателя соединен с вторыми входами второго, четвертого пятого и седьмого элементов И, инверс ный выход знакового разряда первого сумматора-вычитателя соединен с вторь ми входами первого, третьего, шестого и восьмого элементов И, инверсный выход знакового разряда второго сумматора-вычитателя соединен с третьими выходами первого и пятого элементов И, инверсный выход знакового разряда третьего сумматора-вычитателя соединен И с третьими входами второго и шестого элементов И, выходы пррвого, второго, пятого и шестого элементов И соединены соответственно с входами с первого по четвертый первого элемента ИЛИ, выход 9 которого соединен с вторым входом сдвигового регистра частного, выходы третьего и седьмого элементов И соединены соответственно спервым и вторым входами второго элемента ИЛИ, выход Ыо торого соединен с первым управляющим входом коммутатора, выходы четвертого и восьмого элементов И соединены соответственно с первым и вторым входами третьего элемента ИЛИ, выход которого соединен с вторым управляющим входом коммутатора, 4 -й выход регистра делимого соединен с ( 4+2)-ми входами первых групп входов второго и третьего сумматоров-вычитателей, управляющие входы35 которых соединены с выходом знакового разряда регистра делимого, а входЫ вторых групп второго и третьего сумматоров-вычитателей соединены соответственно с выходами регистра утроенного делителя40 и регистра делателя, выходы второго сумматора;вычитателя соединены соответственно с входами первой группы коммутатора, выходы третьего сумматора-вычитателя соединены соответственно с входами второй группы коммутатора, вы 43 ходы коммутатора соединены соответственно с входами регистра делимого.На фиг. 1 приведена схема устройства для деления двоичных чисел; на фиг, 2- схема блоха анализа.Устройство для деления двоичных чисел содержит первый, второй и третий сумматоры-вычитатели 1- 3, блок 4 анализа коммутатор 5, регистр 6 делимого, регистр 7 делителя, сдвиговый регистр 8 фф частного и регистр 9 утроенного делителя. Блок 4 аналнзй содержит элементы И 10-17, элементыИЛИ 18-20. с"-(5 н К,),И)Знак положительйого остатка кодйрется нулем, а отрицательного - единицейПри делении без восстановления остатка,очередной остаток 1;вычисляют изпредыдущего остатка Я" по формуламК,=26 при Р О (г),= 281+ 8 прй Й; с О. (3)За одну нтерацию определяют остФЯ л+1 и два варианта следующего ( й+2).го остатка.В случае (2), если Й.130, тофгф4(4)Ъ ,если 3+1 сО то1; г=20+=И;-Ь, И)В случае (3), если Й 1,О-, тоиг = 2 Р.;+ - Ь: 4 К+ Ь, (6)если В+ сО, тоЙ;+-2 йВ: 4 й;4 В; И)Применяя формулу (1) х знаковым разрядам остатков и учитывая условия выбораодного из вариантов (1 +2)-го остаткаиз формул (2) - (7). с, - а н й 181С;,=3 Й,1 н Й 1 Знй, 1 чч(Зн й;) л(Зн й;,) л ЪЯ; 3 н й;) лЛЭНЙ 1 ) л Зн Й 1 ч Зн Й)л(Ън Й( )АЛЗНК,Д, .(9Для определения следующей пары разрадов частного за исходный остатокберется адин нз ваеантов (й +2)-гоостатка 344 или В, , а именно: приравенстве знайоиых разрядов Зн 8, иЗн 8+1 истинным является остаток Ру, 5 1008733 6в остальных случаях - Я. Обозначим го разряда текущего остатка 3 н В, по 142первое условие П а второе й 1йступает в выходной регистр 8 как первый из двух разрядов частного С , ВтоПЗян 1)йЬНИч(ЗНВ)а(ЗН 01) рой разряд частного С опредапяюти: 5 н й л Зн й (З й ) л(ьнНл; ф л) ветствии с формулой (9),Сначала .производят подготовку опера- При переходе к. следующему шагу осуции деления: проверяют не будет ли пере шествляются сдвиг накапленных разряполнения разрядной сетки ( Ко= А - 63 дов частного в регистре.8 и передача0) и вычисляют значение трехкратногоа через коммутатор 5 истинного значенияделителя (ЗВ=В+2 В), которое и заносят остатка с выходов сумматоров-вычитав регистр 9. Эти предварительные дейст- телей 2 и 3 под управлением сигналов,вия можно осуществить на сумматорах сформированных в блоке 4 анализа, в1 и 3.соответствии с формулами (10) и (11).Затем выполняются - шагов деления. 1 Операция деления заканчивается, когдаВ каждом шаге (итерацйи) определяют в регистре 8 частного накопитсяй. Ц раздва очередных разряда частного С и С , рядов частного.При этом все сумматоры в случае (2) Результат операции образуется запри положительном остатке К Овклю- О/2 шагов.1чают в режим вычитания, а в.случае (3) о Таким образом, предлагаемое устройпри 8 с - в режим сложения. ство для деления двоичных чисел обладаНа выходах сумматоров 1 - 3 обра- ет быстродействием приблизительно взуются коды знаков остатков 1 д Ядва раза большим, чем устройство-прото 1и, соответственно. Инверсия знакоео- тип.1008 7 М 2339/89 краж 704., Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская набд. 4, ул. Проектная, 4 тф, г. Узго ПП Составитель А. в дактор А. Огар Техред Т. фанта Корректор М. Шарош