Устройство для умножения

018115 А ае 8 уСЮ. С 06 Г ГОСУДАРСТВЕННЫЙ НОМ ПО ДЕЛАМ ИЗОБРЕТЕНИИ ТЕТ СССРОТНРЫТИй ТЕНИЯ САНИЕ И ЗОБРЕ ЕЛЬСТВ(56) 1. Патент США 9 4кл. 364-760, 1979. 2. Патент США В 3878995,кл. 235-164, 1975.3. Авторское свидетельство СССРпо заявке В 2609588(24),кл. 6 06 Р,7/52, 1979 (прот ).(54)(57)1, УСТРОЙСТВО ДЛЯ У 14 НОЖЕНИЯ, содержащее и-разрядный сдвиговый регистр первого сомножителя,и/М операционных модулей (1 и/2),каждый из которых содержит узел вычисления частичных произведений,первый и второй буферные регистры,причем в 1-м операционном модуле(1=2,п/)с) первый, второй, третий и четвертйй входы узла вычислениячастичных произведенйй соединены соответственно с входом Й разрядов второго сомножителя устройства, с шинойзначений соотЬетствующихразрядоврегистра первого сомножителя с выходом первого буферного регистра. (1+1)-го операционного модуля и свыходом второго буферного регистра1-го операционного модуля, вход которого соединен с выходом значенияк старших разрядов результата узлавычисления частичных произведений,вход первого буферного регистра соединен с выходом значения М мпадшихразрядов результата узла вычисленияМастичных произведений, причем впервом операционном модуле третийи четвертый входы узла вычисления,частичных произведений соединены соответственно с выходом первого буФерного регистра второгооперационного модуля и с выходом второго буферного регистра первого операционного модуля, выход первого буферного ре-гистра первого операционного модуля является выходом устройства, о тл и ч а ю щ е е с я тем, что, с целью расширения области применения устройства за счет работы с числами, представленными в дополнительном коде, устройство содержит два блока коррекции, коммутатор, причем последовательный выход регистра первого сомножителя соединен с первым входом первого блока коррекции, выход которого соединен с первым информационным входом коммутатора, второй информационный вход которого соединен с шиной значений к мпадших разрядов регистра первогосомножителя,управляющий вход коммутатора соединен с входом разрешения ввода коррекции устройства, а выход соеди. нен с вторым входом узла вычисления .частичных произведений первого опе:рационного модуля, первый вход узла вычисления частичных произведений первого операционного модуля соединен с входом знака второго сомножи-. рвеВ теля устройства, третий вход узла вычисления .частичных произведений аа и/Е-го операционного модуля соеди ава 4. нен с выходом второго блока коррек- уют ции, первый и второй входы которого соединены соответственно с шиной , )вам значения старшего разряда регистра первого сомножителя и с входом ( разрядов второго сомножителя устрой- ЯД ства, третьи входы первого и второго блоков коррекции соединены с . входом начальной установки устройств2Устройство по п. 1, о т л и- ч а ю щ е е с я тем, что блок коррекции содержит к-разрядный сумматор,1 с элементов И,(И+1) триггеров, причем первые входы элементов. И со;единены с первым входом блока, вторые их входы соединены с вторым вхо- з дом блока, а Инверсные выходы подключены соответственно к входам пер вого слагаемого сумматора, выходы сум мы которого подключены соответственно к информационным входам триггеров, выходы которых являются выходом блоКа,выход переноса сумматора соединен с информационным входом (к+1)-го триггера, выход которого соединен с входом младшего разряда второго слагаемого сумматора, входы установки в нуль триггеров с первого по к"й и вход установки в единицу (к+1)-го триггера подключены к третьему входу блока.3. Устройствб по п. 1, о т л ич а ю щ е е с я тем, что коммутатор 8115содержит к элементов И, М элементов ЭДПРЕТА и к элементов ИЛИ, причем информационные входы элементов ЗАПРЕТА соединены с первым информационным входом коммутатора, первые входы элементов И соединены с вторым информационным входом коммутатара, вторые входы элементов И и управляющие входы элементов ЗАПРЕТА соединены с управляющим входом коммутатора, выходы 1-х элемента И и элемента ЗАПРЕТА соединены соответственно с первым и вторым входами 1-го элемента ИЛИ,выходы которых являются выходами коммутатора (1=1-к)Изобретение относится к вычисли- рого сомножителя устройства, с шительной технике и микроэлектронике, ной значений соответствующих к разпредназначено для умножения чисел, рядов регистра первого сомножителя,представленных как в прямом, так и с выходом первого буферного региств дополнительном, и может быть ис ра (1+1)-ого операционного модуляпользовано в,ЭВИ, в системах обра- и с выходом второго буферного регист,ботки информэуии, в цифровой фильт- , ра 1-го операционного модуля, входрации. которого соединен с выходом значе.ния к старших разрядов результатаИзвестен умножитель параллельноготипа, содержащий дешифратор, мультиму ьти 1 О узла вычисления частичных прои зведеплексор, сумматоры с задержанным иний, вход. первого буферного регистраускоренным переносом. В умножителе используется модифицированный алгоритмБута с анализом поразрядов множите ления частичных произведений, выход5 первого буферного регистра первоголя 1,операционного модуля является выходомвысокое быстродействие,но чрезвычайно устройства 3"п и изго овлении их в нн Недостатком прототипа является нетегральном виде не могут умножать чис воэможность его работы с числамипредставленными в дополнительном коде.20Известен также умножитель после- Цель изобретения - обеспечение радовательно-параллельного типа,содер- боты умножителя с числами, представжащий, вентильные схемы, сумматоры по ленными в дополнительном коде, чтомодулю два, триггеры 1 2) позволит расширить область его примеУказанные умножители при иэготовленения,нии.их в виде интегральной микро- Поставленнаяцель достигается тем,схемы могут умножать двоичные числа что устройство для умножения, содербольшой разрядности, но они имеют не- жащее и-разрядный сдвиговый регистрвысокое быстродействие, связанное со первого сомножителя,п/М операционныезначительными затратами времени на 3 О .модули (Хп/2), каждый из которыхзапись и считывание информации в триг. содержит узел вычисления частичныхгерах. произведений, первый и второй буферНаиболее близким к изобретению по ные регистры, причем в 1-ом операционтехнической сущности является устрой- йом модуле (1=2 п/К), первый,вто- .ство для умножения, содержащее и-раэ рой,третий и четвертый входы узла вырядный регистр первого сомножителя, числения частичных произведений сои/1 операционных модулей (Ь п/2), единены соответственно с входом к раз.каждый иэ которых содержит узел вы- рядов второго сомножителя устройствачисления частичных произведений,пер" с шиной значения соответствующих Ь .вый и второй буферные регистры,при- разрядов регистра первого сомножите.чем в 1-ом операционном модуле(.1=1, 40 ля, с выходом первого буферного ре,п/)с), первый, второй третий и гистра (1+1)-го операционного модулячетвертый входы узла вычисления час- и с выходом второго буферного регисттичных произведений соединены соот- ра 1-го операционного модуля, входветственно с.входом М разрядов вто- которого соединен с выходом значенияк старших разрядов результата узлавычисления частичных произведений,вход первого буферного регистра соединен с выходом значения % младшихразрядов результата, узла вычислениячастичных произведений . Причем впервом операционном модуле третий ичетвертый входы узла вычисления час-.тичных произведенйй соединены соответственно с выходом первого буферного регистра второго операционного модуля и с выходом второго буферного регистра первого операционного модуля, выход первого буферного регистра первого операционного модуля является выходом устройства,содержит два блока коррекции,коммутатор, причем последовательный выход регистра первого сомножителя .соединен с первым входом первогоблока коррекции, выход которогосоединен с первым информационнымвходом коммутатора, второй информационный вход которого соединен с шиной значений М младших разрядов пер.вого сомножителя, управляющий вход коммутатора соединен с входом разрешения ввода коррекции устройства, а выход соединен с вторым входом узла вычисления частичных произведений первого операционного модуля, первый вход узла вычисления частичных произведений первого операционного модуля соединен с входом знака второго сомножителя устройства, третий вход узла вычисления частичных произведений и/М-го операционного модуля соединен с выходом второго блока коррекции, первый и второй входы которого соединены соответственно с шиной значения старшего разряда регистра первого сомно-. жителя и с входом к разрядов второгосомножителя устройства, третьи входы первого и второго блоков коррекции соединены с входом начальной установки устройства.Кроме того, блок коррекции со,держит Е разрядный сумматор, Е элеиентов И с+1) триггеров, причем первые входы элементов И соединены с первым входом блока,)вторые их входы соединены с вторым,входом блока, а инверсные выходы подключены соответ,стэенйо к входам первого слагаемого сумматора, выходы суммы которого подключены соответственно к информационным входам триггеров выходы которых являются выходом блока, выход переноса сумматора соединен с информационным входом (к+1)-го триггера, выход которого соединен с входом младшего разряда второго слагаемого сумматора, входы уста.новки в нуль триггеров с первого по -й и вход установки в единицу :(к+1)"го триггера подключены к третьему входу блока. При этом коммутатор содержит К злементов И, к элементов ЗАПРЕТА и кэлементов ИЛИ, причем информационныевходы элементов ЗАПРЕТА соединены спервым информационным входом коммутатора, первые входы элементов И соединены с вторым информационным входомкоммутатора, вторые входы элементовИ и управляющие входы элементов ЗАПРЕТА соединены с управляющим входом ком 10 мутаторавыходы 1-ого элемента и.1-ого элемента ЗАПРЕТА соединены соответствепно с первым и вторым входом1-го элемента ИЛИ, выходы которыхявляются выходом коммутатора (3.=1-к).15 На Фиг. 1 изображена структурнаясхема щэедложенного устройства умножения; на Фиг. 2 - функциональная схема блока коррекции для кю 4 и двоичнойсистемы счисления; на Фиг. 3 - Функци.20 ональная схема коммутатора для 14 идвоичной системы счисления.Устройство умножения (фиг. 1) со,держит:и-разрядный регистр 1 сомножителя для хранения одного из сомножите25 лей (множимого), операционные модули2,3 и 4, состоящие каждый из узла 5вычисления частичных произведений и,двух (первого и второго) буферныхрегистров б и 7,Узел 5 вычисления частичных произведенийимеет четыре входа. Первыйвход соединен с входом 8 Гразрядов второго сомножителя устройстваумножения, второй вход соединен сшиной 9 значения соответствующих,кЗ 5 разрядов регистра 1 сомножителя,причем выходы старших к разрядов регистра 1 соединены с узлом умножениясумкирования, находящемся в и/Е-омоперационном модуле 2, Третий и чет 40 вертый входы соединены соответственно с выходом 10 первого буферного регистра, относящегося к предыдущемуоперационному модулю 2, и с выходомбуферного регистра 7 данного операционного модуля.В 1-ом операционном модуле =1,и/1 ) вход первого буферного регистра б соединен с выходом 11значения к: младших разрядов узла 5вычисления частичных произведений,а вход второго буферного регистра7 - с выходом 12 значения Ф старших:разрядов. Выход первого буферногорегистра первого операционногомодуля 4 является выходом 13 устрой, ства. Вход 14 начальной установкиустройства соединен с третьими входами блоков коррекции, вход 15 разрешения ввода коррекции устройствасоединен с управляющим входом ком 60 мутатора, последовательный выход 16сдвигового регистра первого сомно-:поступает на второй вход коммутатора65 19, первый же вход этого коммутато 1018115ра соединенс шиной 20 значений ймладших разрядов регистра 1. Выходкоммутатора 19 соединен с вторымвходом 21 узла вычисления частичных произведений первого операционного модуля 4. Первый вход указанного, узла является входом знака второго сомножителя 22.. Третий вход узла вычисления частичных произведений в и/к-ом операционном модуле 2 соединен с .выходом 23 10второго блока 24 коррекции, первыйвход которого соединен с шиной 25значения старшего разряда регистрасомножителя 1, а второй вход - спервым входом 8 устройства умножеиия.Блоки 17 и 24 коррекции содержатвходы 26 - 29 к разрядов сомножителя,элементы И 30 - 33, сумматор.34, триггеры 35 и 36, выходы 37-40 триггеровявляются выходом И разрядов коррекции.Синхровходы триггеров 35 и 36 соединены с шиной 41 синхронизации, Входыстарших разрядов сумматора 34 соединены с шиной 42 значения 10, Коммутатор 19 содержит элементы И 43 - 46,элементы ЗАПРЕТА 47 - 50, элементыИЛИ 1 - 54,На входы 55 - 58 элементов И 43 -46 по шине 20 поступают сигналы срегистра множимого, а на входы 59 -62, объединенные в шину 18, элементов ЗАПРЕТА 47 - 50 подаются сигналы с блока 17 коррекции . Управляющий,сигнал подается со входа 15 по шине63 на вторые входы элементов И 43 - 3546 и на управляющие входы элементовЗАПРЕТА 47 - 50, Выходы элементовИЛИ 64 - 67 являются выходами коммУтатора 19,Устройство предназначено для умно 40жения и-разрядного В-ичного множимого на щ-разрядный множитель, также представленный в В-ичной;системесчисления, причем оба сомножителяпредставлены в кодедополнения до В(В)Устройство работает следующим образом.Один из сомножителей (назовем егомножимым) записывается в регистр 1сомножителя, а другой (множитель) поступает со входа 8 по я разрядов од,новременно. Процесс умножения происходит в операционных модулях 2 в 4,количество которых равно и/1 сКаждый операционный модуль содержит узел вычисления частичных произведений,который умножает числа, поступившие наего первый и второй входы,и полученное произведение суммирует с числами поступившими на третий и четвертйй входы. Операционный модуль содержит также два буферных регистра,первый 6 иэ которых синхронизируетпередачу информации из одного операционного модуля в другой, а второй бу 65 ферный регистр 7 используется для организации задержанного переноса. Первые входы уэЛа выЧислениЯ частйчных произведений в операционных модулях соединены с входом 8 устройства умножения, на который поступают разряды множителя, а вторые входы соединены с соответствующими выходами регистра 1 множимого, причем на и/к -ый операционный модуль поступают старшие разряды множимого.. Так 1 как в каждом такте образует-, ся по к разрядов произведения, то процесс умножения занимает (и+в) /Й тактов. Однако то, что сомножители представлены в дополнительном коде, приводит к получению неправильного произведения, Чтобы получить прайиль. ный результат, нужно к получившемуся произведению прибавить корректирующее слагаемое, которое и вырабатывают блоки 17 и 24 коррекции,Корректирующее слагаемое состоит иэ двух слагаемых (корреиций), первое нэ которых является дополнением до Вщ множителя, умноженное на ХВ", где Х - значение знакового разряда, множимого, второе дополнение до В ( Р3 М множимого, умноженное на Уз В , где У - значение знакового разряда множителя. Преобразование кода сомножителей в дополнительный код произво дят блоки коррекции, а сдвиг корректи рующих слагаемых на и или щ разрядов (умножение на В" или Вфф) производится выбором точки и момента вводакоррекций.Блок коррекции работает следукццим образом.В исходном состоянии триггер .35 ус. таиавливается в состояние 1, Элементы И 30 - 33 преобразуют входной код в обратный. Таким образом, в первом такте суьиатор 34 суммирует Обратный код числа с единицей в самом младшем разряде. При этом на его выходах Я-Я 4 образуются четыре младших разряда коррекции. Значение переноса запоминается в триггере 35 и суммируется в следующем такте.Триггер 36 синхронизирует работу блока коррекции и его выходы 37 - 40 являются выходами блока коррекции, По шине 14 поступает сигнал начальной установки.В предлагаемом устройстве коррекция множителя (первое корректирующее слагаемое) вводится через третий вход узла вычисления частичных произведе-. ний и/К -ого операционного модуля, начиная со второго такта. Этим обеспечивается нужный сдвиг коррекции множителя на и разрядов.При вводе коррекции множимого используется то обстоятельство, что, начиная с(в/1+1)-го такта, на первые входы узлов вычисления частичных произведений поступают нули, иесли на этот вход подать единицу, то второй его вход стает суммирующим, т.е. сигнал, поступающий на него, суммируется с сигналами, посту. паюшими на его третий и четвертый входы. Поэтому коррекция множимого вводится через второй вход.21 узла вычисления частичных произведений в первом операционном модуле 4 (также в последовательно-параллельном коде по Й разрядов. за такт), 1 О начиная с (в/1+1)-,го такта, чем и обеспечивается необходимый сдвиг коррекции множвмого на в раЭряддв. Для . осуществления такого ввода первый вход в узле вычисления частичных про изведений первого операционного модуля 4 выделен в отдельный вход 22. На этот вход в течение первых в/Й так.тов поступают разряды множнтеля,.как и на вход 8 устройства умножения, а в последующие и/и тактов поступает единица по младшему разряду если мно житель отрицательный, и все нули,ес-ли положительный.Коммутатор работает следующим образом. Если сигнал на входе 15 равен еди.нице, то на выход коммутатора приходят разряды с выхода 2 О регистра множимого, если сигнал навходе 15 равеннулю то - разряды коррекции с выхода18 блока 37. коррекции,Первые а/к .тактов регистфгфйножимого хранит информацию,и коммутатор19 пропускает разряды множимого. Начиная с 1 щ/к+1)-го такта, регистр 1 работает в сдвиговом режйме, и комкутатор пропускает на вход 21 коррекциюмножимого. Если множитель положитель-,ный,то на.шине 22 нуль и коррекция не,вводится, "если же множитель отрицательный, то на шине 22 единица помладаему разряду и коррекция множимого суммируется. Использование устройства позволяет строить в интегральном виде умеожители большой разрядности, работающие в дополнительном коде, что позволяет су. ,ществевно упростить арифметические устройства ЭВИ, снизить Гих стонмбсть,. уменьшить габариты, повысить надежность.