Патенты с меткой «двоично-десятичных»

Номер патента: 269598

Опубликовано: 01.01.1970

Авторы: Васильев, Качковска, Раисов, Шаламов

МПК: H03M 7/12

Метки: двоично-десятичных, двоичные, преобразования, чисел

...сдвигающего регистра.Это позволяет повысить быстродействие устройства за счет выполнения операций сложения и умножения в одном и том же цикле преобразования, а также упростить его схему. Схема описываемого устрна на чертеже.Устройство содержит сдв1, линию задержки 2, сдвиг5 один двоичный разряд, лисдвигающую число еще наряда, одноразрядный трехв4, регистр тетрад 5, шину б 0 Устройство реализует преобразование поуказанным выше формулам и работает следующим образом,Из регистра тетрад 5 через сумматор 4 впредварительно очищенный сдвигающий ре 5 гистр 1 вводится значение старшего разрядапреобразуемого числа. Затем с помощью сдвигающих импульсов по шине б записанный врегистре 1 код сдвигается через линии задержки 2 и 3 в сумматор 4.20...

Номер патента: 329525

Опубликовано: 01.01.1972

Авторы: Масол, Никитенко, Саинчина

МПК: H03M 7/12

Метки: двоично-десятичных, двоичные, преобразования, чисел

...сложения двоичных кодов десятичных чисел (от 0 до 9) ц умножения 10 их ца 10.В исходном состоянии динамический регистр 1 и регистр тетрады б установлены в нуль. Вентиль 2 открыт, а вентили 3 - 5 закрыты сигналами по шине 10. Старший разряд 15 преобразуемого числа в двоично-десятичномкоде поступает в регистр б параллельным кодом.После приема числа происходят свцг егочерез вентиль 5 и сложение с содержимым дц цамического регистра 1, поступающим на сумматор 8 через вентиль 2 и схему ИЛИ 7.В результате за первый цикл работы динамического регистра 1 в него записывается сумма О+а. Во время второго цикла работы дц намического регистра закрывается вентиль 2,а вентили 3 - 5 открываются. Вследствие этого числа на сумматор 8 поступают через вентили...

Номер патента: 408307

Опубликовано: 01.01.1973

Авторы: Агдгомелашвили, Вител, Генебашвили, Кахетелидзе, Лобжанидзе

МПК: G06F 7/50

Метки: двоично-десятичных, сложения

...по времени с переносом из младшего разряда суммируемых чисел в старший.Устройство работает следующим образом.Сумматор работает в двоично-десятичном коде с избытком 3. При сложении на входы 11 - 14 одноразрядных сумматоров 1 - 4 подается сигнал младшего разряда десятичного числа первого слагаемого, на входы 15 - 18 сигнал младшего разряда второго слагаемого.На выходе схемы коррекции 5 появляется младший разряд суммы. Одновременно сиг. нал переноса со старшего разряда сумматора408307 70 7- ъиз Ъс Составитель И. Горел Техред Л, Богданова едактор Т. Ивано орректоры: Е. Давыдкина и В, ПетроваИзд.309 осударственного по делам из Москва, Ж.35, аказ 847/13ЦНИИП Тираж 647Совета Министров ССоткрытийнаб., д. 4/5 Подписи...

Номер патента: 437068

Опубликовано: 25.07.1974

Автор: Степанов

МПК: G06F 5/02

Метки: двоично-десятичных, двоичные, преобразования, чисел

...триггеров 23 - 26 второй тетрады. При этом на одноразрядный сумматор 2 поступают три слагаемых (с триггеров 20, 22, 23) . Однако при использовании двоично-десятичного кода 8, 4, 2, 1, при наличии единицы в триггере 23 старшего разряда второй тетрады, в триггерах 24 и 25 могут быть только нули, и наоборот: при наличии единиц в триггерах 24 или 25, в триггере 23 может быть только437068 Составитель В, Игнатуп 1 енкоТехред А. Дроздова Корректор А. Дзесова Редактор О, Кунина Заказ 7416 Изд.89 Тираж 624 Подписное ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий Москва, Ж, Раушская наб д, 45Типография, пр, Сапунова, 2 нуль. Таким образом, при наличии сигнала единица на входе схемы ИЛИ 33 с выхода триггера...

Номер патента: 469969

Опубликовано: 05.05.1975

Авторы: Громов, Малин, Минаев, Панферов, Тетерин, Фельдман

МПК: G06F 7/39

Метки: двоично-десятичных, умножением, чисел

...синхропотенциалов, соответствующих принятому в накопителе расположению операционных регистров, а также для формирования вспомогательных сигналов управления,Первая схема И 6 служит для обнаружения десятичного переноса из п в (и+ 1) разряд частичного произведения, вторая схема И 7 - для управления прохождением информации со сдвигового регистра на вход схемы двоично-десятичного сложения.Структура расположения операционных регистров в динамическом накопителе и соответствующие этим регистрам потенциалы считывания/записи, приведенные на фиг, 2, приняты в отечественных ЭКВМ Искраи ИскраМ.В соответствии с принятым расположением регистров в исходном положении множимое расположено в регистре 8, множитель в регистре 10, регистр 9 образует вместе...

Номер патента: 473179

Опубликовано: 05.06.1975

Автор: Штурман

МПК: G06F 5/02

Метки: двоично-десятичных, двоичные, универсальный, чисел

...Управляющий импульс для данного разряда Й переводит переключатель эквивалентов 1 на считывание из блока 2 двоичного эквивалента (10) Число ячеек блока2, который в частном случае может быть реализован в виде диодного шифратора, равняется числу преобразуемых десятичных разрядов исходного числа К,Выбранный двоичный эквивалент (10),поступает на вход формирователя 3, с выхода которого снимается полный комплект издевяти эквивалентов для каждого разрядаК. Двоичные эквиваленты (Ь; 10")у которых Ь; представляет собой степень числа 2(т, е. 1; 2; 4 и 8) вырабатываются засчет сдвига исходных эквивалентов (10"),.Сдвиг на соответствующее число тактов осуществляется с помощью элементов линии задержки формирователя 3 в сторону старшихразрядов. Остальные...

Номер патента: 526885

Опубликовано: 30.08.1976

Автор: Штурман

МПК: G06F 5/02

Метки: двоично, двоично-десятичных, двоичной, двоичные, десятичную, дроби, дробь, правильной, целых, чисел

...переключения схемы.Операция сдвига реализуется за счет увеличения на один такт периода обращения управляющего импульса в линии 3. Это происходит в каждом цикле, когда по шине 16 (на элемент И 11) поступает управляющий импульс, Задержка на один такт этого импульса осуществляется при помощи элемента 7, который со сдвигом вновь вводит его в линию 3. Одновременно импульс с выхода элемента 7, пройдя через коммутатор 5, на элементе 10 в каждом цикле преобразования опрашивает двоичную дробь, циркулирующую в линии 2, на наличие единицы в младшем разряде. Если таковая имеется, то она через элемент 10 поступает на линию задержки 1 в качестве старшего разряда преобразуемой двоично-десятичной дроби.Необходимость коррекции определяется с помощью...

Номер патента: 572781

Опубликовано: 15.09.1977

Автор: Розов

МПК: G06F 5/02

Метки: двоично-десятичных, двоичные, чисел

...1 на считывание из блока 2 соответствующего эквивален га (10А) .Количество двоичных эквивалентов определяется разрядностью десятичных чисел. Выбранный двоичный эквивалент поступает параллельным кодом на вход сдвигателя 5 и используется далее в качестве слагаемого в накапливающем сумматоре 6, формирующем двоичный код чисел. Сдвигатель 5 в частном случае реализован по схеме четырехвходового коммутатора для каждого двоичного разряда, на информационные входы которого заведены соответствующие разряды двоичного эквивалента, дающие на выходе схемы по сигналам блока управления 4 параллельный код двоичного эквивалента без сдвига или со сдвигом кода на 1, 2 или 3 разряда в сторону старших разрядов. Блок управления 4, производя анализ...

Номер патента: 684542

Опубликовано: 05.09.1979

Авторы: Головина, Шакиров

МПК: G06F 7/50

Метки: двоично-десятичных, кодов, суммирования

...чисел Х и55- скорректированный тетрадныйперенос.Сложение (признак 1 =О) двух двоич.но-десятичных тетрад чисел Х и 1 впрямом коде выполняется по правилам684842 ду. 8двоичной арифметики, в результате чего получается пятиразрядный двоичный код рс 1 ьсс 1 . Все возможные значения ко, дараЬсд, получаемые в результате сложения двух двоично-десятичных тетрад приведены в левой части таблицы в строках с 1-й по 20-ю. Максимальное значение кода раЬсд (10011) получается при сложении двух тетрад со значением "9" и имеющемся переносе из младшей тетрады, При значении кода раЬсд больше числа "9 нарушается двоично-десятичный код, поэтому необходима коррекция. Откорректированные значения результата - кодРЯЪСВ приведены в правой части таблицы в...

Номер патента: 691851

Опубликовано: 15.10.1979

Авторы: Владимиров, Габелко, Закидальский, Нифонтов, Пухов, Рябинин, Синьков

МПК: G06F 7/50

Метки: двоично-десятичных, кодов, суммирования

...и четвертого разрядов суммы и содержат элементы И-ИЛИ - НЕ 19 - 21.Блок 8 формирования. подготовйтельньтхфункций содержит элементы И - ИЛИ-НВ 22- 25 и элементы И - НЕ - 26 - 27,Блок 9 формйрования десятичного переноса содержит элемент И-ИЛИ - НЕ 28 и элемент НЕ 29.Поставленная цель достигается тем, что мо. мент начала формировеания сигнала выходного (десятичного) переноса определяется моментом прихода сигнала входного переноса; при этом сокращается время формирования сигнала десятичного переноса (ц 1 о), С этой целью блок 8 формирования подготовительных функций использует входные сигналы трех старших двоичньпс разрядои (аг, Ь 2, аз. Ьз а 4, Ь 4) 25 для реализации следующих логических функцийЙг а 2 Ч Ь 2 . Р 2 а 2 Ьг30аз "азЧЬз 7 = е...

Номер патента: 717754

Опубликовано: 25.02.1980

Авторы: Выхованец, Гончаров, Онищенко, Сухомлинов

МПК: G06F 5/02

Метки: двоично-десятичных, двоичные, чисел

...К (4"(010+се)404 о+.+ ц "01 офОгде И двоичное число, а д.(- цифра-го разряда двоично-десятичногочисла, и. - номер разряда,Предлагаемое устройство работает 60следуЮщим образом.Сигналом по шине .ввод 16 открйваются элементы И 4,12. При помощиустройства ввода (на чертеже не показано) в сдвиговую тетраду 5 зано сится значениЕ старшего разряда двоично-десятичного числа.Посредством импульсов сдвига число из сдвиговой тетрады 5 через элемент И 10 и элемент ИЛИ 15 подается на вход однЬразрядного сумматора 4.На второй вход сумматора через элемент И 9, открытый потенциалом с выхода триггера б, и элемент ИЛИ 14, подается содержимое сдвигового регистра (регистр перед началом преобразования обнуляется) . С выхода сумматора число поступает...

Номер патента: 734669

Опубликовано: 15.05.1980

Автор: Омельченко

МПК: G06F 5/02

Метки: двоично, двоично-десятичных, двоичной, двоичные, десятичную, дроби, дробь, правильной, целых, чисел

...в двоично-десятичную дробь по сигналу, поступающему с управляющей шины 1, запускается блок 2 управления, вырабатывающий потенциал двоичного преобразования и такты, необходимые для сдвига и коррекции содержимого тетрад 4 двоичнодесятичного регистра 3. Одновременно ло шинам 10 двоичной информации записывается в двоичный регистр 9 исходная двоичная дробь. При этом 1 тетрад 4 и 1 одноразрядных двоичных сумматоров 18 образуют 1 последовательных сумматоров для сложения четырехразрядных чисел. В первых четырех тактах каждого цикла произ-. водится сдвиг содержимого всех тетрад 4 сдвигающего регистра на один разряд вправо и считывается младший разряд двоичного регистра 9. При этом этот разряд и переносы из предшествующих тетрад 4 запоминаются...

Номер патента: 739523

Опубликовано: 05.06.1980

Авторы: Михеев, Тархов

МПК: G06F 5/02

Метки: двоично-десятичных, двоичные, преобразования, чисел

...триггеров23-26 второй 20 тетрады. При этом на сумматор 2 поступают три слагаемых (с триггеров 20, 22,23) . Выходы сумматоров 6,7 подключены со сдвигом на один итри разряда на входы параллельно комбинационного сумматора 18, на другие входы которого поступает код с выходов триггеров 27-30 последней тетрады. Выходы сумматора 18 соединены с одним из входов схемы сравнения,34, а другие входы - с регистром двоичного числа 35. Выходсхемы сравнения 34 соединен со входом коммутатора 36. Выходы коммутатора 36 подключены к соответствующим входам группыэлементов И 40. Генератор 38 импульсов через элемент 37 И подключен к первым входам группы элементов И 40, вторые выходы которых соединены со счетными входами соответствующих тетрад. Каждая тетрада...

Номер патента: 742924

Опубликовано: 25.06.1980

Авторы: Борисова, Золотовский, Коробков, Прокопенко

МПК: G06F 5/02

Метки: двоично-десятичных, двоичные, чисел

...на трехразрчдный регистр 7 сдвига, на синхровход с которого непрерывно следуют спвигающие тактовые импульсы (ТИ). Однако информация снимаемая с выходов регистра 7, заблокирована от дальнейшего прохождения на входы сумматора отсутствием тетрады и нулевым состоянием одновибратора 9. Кроме того, и на выходах регистра 8 нули, С подачей первой (старшей) тетрады на вход одновибратора 9 поступает потегдиал "подачаФормула изобретения4 Ц Преобразователь двоично-десятичных чисел в двоичные, содержащий регистр сдвига, сумматор, первый элемент И-ИЛИ, алемент задержки, вход которого соединен с выходом переноса сумматора, выход суммы сумматора соединен со входом сдвигового регистра, выход юторого соединен с первым входом первого элемента И-ИЛИ,...

Номер патента: 746496

Опубликовано: 05.07.1980

Авторы: Иванов, Пономарев

МПК: G06F 5/02

Метки: двоично-десятичных, двоичные, чисел

...сумматора 4 является выходом переноса (он имеет вес 2 ) . Сумматор 5 по модулю два является четырехразрядным. Он имеет 4 пары для подачи двух четырехраэрядных чисел. Устррйство имеет один общий накопителй б. результата двоичного эквивалента преобразуемого числа и генератор серий импульсов 7, который Формирует для преобразования одного числа серию, количество импульсов в котоО рой равно половине максимального количества разрядов в двоичном эквиваленте преобразуемого числа, Если количество разрядов нечетно, его необходимо увеличить на единицу. Входные Я клеммы 8 и 9 каждого блока коррекции соединены с выходными клеммами 10 и 11 предыдущего блока коррекции. Выходные клеммы 10 и 11 последнего блока коррекции, подключенного к тетраде с...

Номер патента: 813415

Опубликовано: 15.03.1981

Автор: Мымриков

МПК: G06F 7/50

Метки: вы-читания, двоично-десятичных, кодов, суммирования

...2, возникающего на выходе перекоса двоиччого сумматора б, а другой вход соединен с выходом элемента И 16, который при одинаковых знаках слагаемых вырабатывае признак сумма больше 9, для чего его первый вход соединен с шиной 18 соотношения знаков слагаемых, второй вход соединен с выходом суммы двоичного сумматора 6, на котором осуществляется сложение четвертых (старших) разрядов тетрад слагаемых. третий вход элемента И 16 соединен с выходом элемента ИЛИ 3, входы которого соединены с выходами двоичных сумматоров 4 и 5, складываюгцих соответственно вторые и третьи разряды тетрад слагаемых. Выходэлемента ИЛИ 14 соединен со входами полусумматора 8 и сумматора 10, на другие входы которых поступают соответственно второй и третий разряды...

Номер патента: 860055

Опубликовано: 30.08.1981

Авторы: Смирнов, Степанов

МПК: G06F 5/02

Метки: двоично-десятичных, двоичные, коде, чисел

...4 д д"1" и со сдвигом на два разряда н сто.рону старших разрядов на входы с весами "32", "16", "8", "4", т.е. значение цифры старшего разряда суммируется с этим значением, умноженнымна четыре.Таким образом, значение цифрой старшего разряда преобразуемого числа умно-жается на сумматоре 5 на пять, Наразряды сумматора 5 с весом "2" и "1" Оподключены также выходы разрядов тетрады 2 с весами "4", "2", "2" так,что на сумматор 5 поступает значениецифры второго десятичного разрядаисходного числа, деленное на дна. Код на выходах сумматора 5 представляет сумму цифры старшего разряда исходного числа, умноженной на пять, с половиной цифры следующего десятичного разряда. Выходам разрядов сумматора 5 "присваивается" удвоенный вес т.е. выход с весом...

Номер патента: 911505

Опубликовано: 07.03.1982

Авторы: Гринберг, Журавлев

МПК: G06F 5/02

Метки: двоично-десятичных, двоичные, чисел

...разрядами группывыходов преобразователя, выход четвертого разряда и выход переносавторого сумматора соединены с входомпереноса и входом первого слагаемоговторого разряда третьего сумматорасоответственно, вход четвертого разряда второй тетрады группы входовпреобразователя соединен с входомвторого слагаемого второго разрядатретьего сумматора, вход первого разряда третьей тетрады группы входовпреобразователя соединен с входамипервого слагаемого первых разрядоввторого и третьего сумматоров ивходом переноса четвертого сумматора, входы второго слагаемого четвертого разряда третьего сумматора и первого слагаемого второго разрядачетвертого сумматора соединены свходьи тождественного нуля.где- задержка распространения по цепи переноса; Сс -...

Номер патента: 962922

Опубликовано: 30.09.1982

Авторы: Гурьянов, Козюминский, Мищенко, Семашко

МПК: G06F 7/38

Метки: арифметической, двоично-десятичных, двоичных, логической, разрядных, чисел

...О 1 - Ое иО 9 - О 16 . подаваемых на группы управляющих входов 47 и 48 мультиплексоров 29 и 30 соответственно.Рассмотрим работу устройства на ф .примере выполнения операции 5(АчВ) + (А В) + К, таблица истинности для которой приведена в962922 1 О О 0 О О О О О О О О О а О О О О 0 О Для выполнения .устройством данной математической. операции мультиплексор 29 настраивается на реализа. цию в нем логической функции Р, иэ таблицы истинности при значениях входных сигналов переноса, Р.РО, а мультиплексор 30 - на реализацию логической функции сиг.- нала таблицы истинности при этих же Продолжение табл. 1г значениях входных сигналов переноса Ри РКак следует из схемы мультиплек- Ж сора (фиг.41, для его настройки насоответствуваую логическую...

Номер патента: 1001087

Опубликовано: 28.02.1983

Авторы: Беляускас, Ланцман, Лукшене, Яфетас

МПК: G06F 7/50

Метки: двоично-десятичных, суммирования, чисел

...генератора констант 2 и инверсные выходы разрядов регистра б, группу элементов ИЛИ 8, одни входы которых подключены к выходам элементов И 7, а другие входы - к выходам генератора 2 констант.Блок 1 управления содержит узел 9 формирования адреса, регистр 10 адреса, узел 11 памяти микрокоманд и регистр 12 микрокоманд, выходы 13- 1 б которого (соответствующие различным информационным полям регистра) соединены соответственно с управляющими/входами генератора 2 констант, сумматора 4, элементов И 5 группы и входами узла 9, на который также поступают из вне тактовые сигналы.Устройство работает следующим образом. При сложении десятичных цифр с оди. наковыми знаками первый операнд, поступающий по шине 3 данных, под упра влением блока 1...

Номер патента: 1003068

Опубликовано: 07.03.1983

Авторы: Распутный, Сальникова

МПК: G06F 5/02

Метки: двоично-десятичных, двоичные, чисел

...с распределителя 7 импуль-,са, и так далее, пока не расположит 15ся в тетрадах 1-5 регистра числапараллельный код разрядов двоичногочисла, эквивалеитногс поступившему на преобразование двоично-десятич,ному числу. Последовательный процесс преобразования приведен в примерах 1 и 2. П р и м е р 1. Преобразование двоично-десятичного числа 10011001. 1001. 1001. 1001 (99.999 ) Ъ 20-разрядный двоичный код00011000011010011111, при этом следует учитывать, что входное число на регистр поступает со сдвигом на 1 разряд вправо, и начинается ана. - . лиз и коррекция содержимого тетрад, кроме старшей. Результаты преобразования представлены в табл. 1 (С - сдвиг на 1 р информации, А(К)- анализ и:.;коррекция содержимого тет- . Рад)еТаблица...

Номер патента: 1026139

Опубликовано: 30.06.1983

Авторы: Сучкова, Шишов

МПК: G06F 7/52

Метки: двоично-десятичных, деления, п-разрядных, чисел

...разряда, на входы 7-10 которого подается двоичный код цифры (и-го разряда делимого, На выходах 11-14 сумматора 1 ( и)-го разряда формируИзобретение относится к вычислительной технике и может быть исполь-.зовано, в частности, в системах формирования кодов, а также в специализированных вычислительных устройствах.статической обработки информации,Известны устройства для делениядесятичных чисел, содержащие регистры операндов, сумматоры, логическиеэлементы, в которых очередная цифрачастноГо вычисляется с помощью серии 10вычитаний делителя из положительногоостатка до получения отрицательнойразности или серии сложений делителяс отрицательным остатком до получения положительной или нулевой разности ) 1.Наиболее близким к предлагаемомуявляется...

Номер патента: 1043640

Опубликовано: 23.09.1983

Авторы: Кобринский, Орлова

МПК: G06F 7/50

Метки: вычитания, двоично-десятичных, кодов

...которого соединен с шинами сброса четырехразрядного регист-ЗО ра сдвига и четырехразрядного двоичного счетчика, входы четвертого и пятого элементов ИЛИ соединены с выходами соответствующих разрядов преобразователя двоичного кода в деся тичный, выходы четвертого и .пятого элементов ИЛИ подключены к первым.входам соответственйо первого и второго элементов И блока синхронного ввода комбинированной коррекции, втоО рые входы которых соединены соответственно с выходом второго элемента ИЛИ и выходом третьего элемента ИЛИ, .а выходы - .с соответствующими входа-.ми шестого элемента ИЛИ, выход ко торого является выходом блока синхронного ввода. комбинированной коррекции,Код времени не является чисто дво.ично-десятичным кодом, так как наряду...

Номер патента: 1048469

Опубликовано: 15.10.1983

Авторы: Каневский, Кузнецов, Шклярова

МПК: G06F 5/02

Метки: двоично-десятичных, двоичные, чисел

...(Фиг, 1) входят накапливающий сумматор 1, соединенный с распределителем 2 импульсов, переключатель 3 эквивалентов, блок 1 хранения эквивалентов, дешифратор 5 нулевого состояния; сдвиговый регистр 6 и комбинационный сумматор 7; Младший двоичный разряд младшей тетрады сдвигового регистра 6 подсоединен непосредПо следующему тактовому импульсу Т 1 на выходе элемента 24. И образуется сигнал, который поступает на вход 3 10484 ственно к младшему адресному входу блока 4 хранения эквивалентов. Уста" новленные входы четырех младших раз" рядов сумматора 1 непосредственно подсоединены к кодовым входам младшей тетрады, причем информационные . входы 8 старших разрядов преобразова. теля соединены с входами сдвигово" -го регистра 6.Вход пуска...

Номер патента: 1073771

Опубликовано: 15.02.1984

Авторы: Глухова, Пешков

МПК: G06F 7/52

Метки: двоично-десятичных, умножения, цифр

...е аппаратурных затрат вданном устройстве достигается посредством учета избыточности двоичного представления десятичных цифр.При использовании кода 8-4-2-1запрс;енными (избыточными) комбинациями пр; и.:едставлении десятичныхцифр являются значения 1010-1111,удовлетворяющие . словиям где Х - значение бита с весом 1двоична-десятичной цифрысомножителя,Это обстоятельство позволяет сократить количество одноразрядныхсумматоров, составляющих сумматор,сдвенадцати до семи. Вместо одноразрядных сумматоров могут быть использованы обычные элементы ИЛИ,чтовызывает упрощение сумматора.На фиг,1 представлена структурнаясхема устройства; на фиг,2 - матрицаэлементов Н, на фиг.3 - схема блокаэлементов ИЛИ, на Фиг.4 - схема сумматора, на фиг.5 - схема...

Номер патента: 1198513

Опубликовано: 15.12.1985

Авторы: Глухова, Пешков

МПК: G06F 7/52

Метки: двоично-десятичных, умножения, цифр

...блока анализа подключены соответственно к.входам второго полу- сумматора блока сумматоров, выход суммы которого соединен с вторым раз" рядным входом четвертого одноразрядного сумматора блока сумматоров, вы- ход второго, элемента И второй строки матрицы соединен с вторым разрядным входом третьего одноразрядного сую" матора блока сумматоров, выходы шестого и седьмого элементов ИЛИ блока анализа соединены с вторыми разряд; , ными входами соответственно второгои первого одноразрядных сумматоров,блока сумматоров, вторые разря- иые входы девятого, восьмого и седьмого одноразрядных сумматоров блока сумматоров подключены к входам соответственно первого, второго и третьего разрядов третьего операнда устройства, выходы пятого и восьмогопервого,...

Номер патента: 1233134

Опубликовано: 23.05.1986

Авторы: Исмаилов, Кокаев

МПК: G06F 7/50

Метки: ассоциативное, двоично-десятичных, двоичных, разрядных, суммирующее, чисел

...Т = и + 1 од(11+1), если И16, 1233134где( - разрядность регистра промепр 1). )жуточного результата;разрядность слагаемого 1- 4),1) - количество суммируемых слагаемых.При подаче на третий тактовый вход 17 синхронизации устройства импульса происходит передача информации с регистра 9 промежуточного результата через элементы И 20 четвертой группы на вход встроенного дешифратора адреса второго постоянного запоминающего блока 21, поступает информация с промежуточного результата регистра и в том же такте происходит его обнуление (время хранения информации в промежуточном регистре результата определяется элементом 18 задержки).Организация второго постоянного запоминающего блока 21 следующая (фиг. 4).На вход второго постоянного запоминающего...

Номер патента: 1262733

Опубликовано: 07.10.1986

Авторы: Золотовский, Коробков

МПК: H03M 7/12

Метки: двоично-десятичных, двоичные, чисел

...записи, поступающий ца П-вход триггера 13, поэтому в триггер запишется знак преобразуемого числа еще до завершения преобразования. После завершения преобразования на вход 28 поступает сигнал разрешения выдачи восьмеричного кода длительностью в один цикл, По этому сигналу эле-. мент И 10 открывается це меняясь. 1( моменту прихода триады, следущей эа первой, отличной от нуля,триггер 14 переходит в единичноесостояние. Алгоритм Формированиявосьмеричной цифры неменяется. Очередная восьмеричная цифра складывается с переносом П или 11 в сумматоре 22. Если преобразуемое числоее имеет знак "-", сумма цифры ипереноса увеличивается ца единицу 25младшего разряда, формируемую элементом И 11, В результате Формирование восьмеричной,цифры на выходах3....

Номер патента: 1462489

Опубликовано: 28.02.1989

Авторы: Дрозд, Заболотный, Иванов, Лацин, Полин

МПК: H03M 7/12

Метки: двоично-десятичных, двоичные, преобразования, чисел

...а остатки по модулю пять с выходов первого 4второго 5 узлов свертки по модулю пять поступают на входы второго узла 8 сравнения.Поскольку число в двоично-десятичном коде Ади в двоичном коде Вимеет одинаковую делимость на три и пять, то при правильной работе устройства сравниваемые остатки совпадут, первая 7 и вторая 8 схемы сравнения выработают на выходах нулевые значения, Эти значения объединяются по ИЛИ на элементе 9, который формирует на выходе устройства 12 сигнал о его правильной работе.При несовпадении сравниваемых остатков, что возможно при неисправном устройстве, один или оба узла сравнения 7 и 8 устанавливают свой выход, а следовательно, н контрольный выход устройства 12 в единичное значение. Это значение свидетельствует о...

Номер патента: 1557680

Опубликовано: 15.04.1990

Авторы: Дрозд, Зильман, Огинский, Полин

МПК: H03M 7/12

Метки: двоично-десятичных, двоичные, преобразования, чисел

...13, выходы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 1, а соответственно все входыи выходы сумматоров 14-17, Это приводит к маскированию одиночной ошибки,проявившейся на прямом значении кодаА, На первых входах элементовИСКЛЮЧАЮЩЕЕ ИЛИ 18 образуется инверсное значение кода В, которое инвертируется этими элементами и поступает на выходы 25 устройства,Инверсные коды А. и, и В 1 поступают также на блоки свертки 2, 4 и 6 соответственно, которые в совокупности с блоками 3, 5, 7, 8 и 9 осуществляют контроль инверсного значения кода В аналогично тому, как это выполняется для прямого значения, При этом с первого триггера 19 снимается сигчал контроля, определяющий факт. исправления ошибки. выполняется счет на прямом значениичисла А, На сумматорах 14-17...