Матричное устройство для умножения

(54)(57 УМНОЖЕНИ регистры (и/2+1) торов, первый, шифрато с выхода и 2-го ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙОПИСАНИЕ ИЗОБ иотехническии"Энергия", 1974,р, А. Питерсон. Быстрискровой умножительсигналов в реальномлектроника", 1977,с. 42-46, рис. 2, 3 МАТРИЧНОЕ УСТРОЙСТВО ДЛЯ Я, содержащее и-разрядные множимого и множителя,шифраторов, матрицу суммаи/2+1) коммутаторов, приче второй и третий входы -го а соединенысоответственно ми 21 +2-го, (21+1)-го разрядов регистра множйтелпервый, второй, третий и четвертый выходы -го шифратора соединены с соответствующими управляющими входами -го коммутатора, информационные входы которого соединены соответственно с выходами регистрамножи-, мого 1-й выход 1-го коммутатора соединен с входом -го сумматора ОЙ строки матрицы сумматОровВыходы младших и разрядов которои являются выходами и младших разрядов устрОйстваО т л и ч а ю щ е е с я тем, что, .с целью сокращения количества оборудования, оно содержит и-разрядный корректирующий сумматор., причем первая группа еговходов соединена .соответственно с выходами и старших разрядов матрицы сумматоров, вторая группа вхо- ,дов корректирующего сумматора ф с пятым и шестым выходами 1 го шифра тора, вход переноса корректирующего сумматора соединен с единичной ши" юфан ной, выходы корректирующего сумма" 1 ф тора являются выходами и старших разрядов устройства ( 0-и/2;,3" д = 1-(и+1).1 1007Изобретение относится к вычислительной технике и предназначенодля умножения двоичных чисел.Известно устройство для умножения, содержащее регистры сомножителей, сумматор и логические элементы 1.Недостатком данного устройстваьзляется низкое быстродействие.Наиболее близким по технической 1 всущности к предлагаемому являетсяматричное устройство для умножения,содержащее и-разрядные регистрымножимого и множителя, (и/2+1) шифраторов, матрицу сумматоров, (и/2+1) 1 фкоммутаторов, причем первый, второйи третий входы -го шифратора соеди"нены соответственно с выходами(2+2)-го, (2+1)"го и 2-го разрядов регистра множителя, первый, второй, третий и четвертый выходы -гошифратора соединены с соответствующими управляющими входами х-го коммутатора, информационные входы которого соединены соответственно с .выходами регистра множимого 3-й выход 1-го коммутатора соединен свходом 3-го сумматора -ой строкиматрицы сумматоров, выходы которойявляются выходами устройства ( = ЗО0 - и/2); ): 1 - 2(и.В известном устройстве производится умножение в соответствии с модифицированным алгоритмом Бута, матрицасумматоров построена как модифициро- Званное дерево Уоллеса 2.Недостатком известного устройстваявляется наличие в строках матрицысумматоров одноразрядных сумматоровс запоминанием переноса, предназначенных для суммирования единицв старших й разрядах числа, образующихся при дополнении числа додлины конечного результата (2 пв .случае перевода его в дополнитель 45ный код.Целью изобретения является сокращение количества оборудования.Поставленная цель достигаетсятем, что матричное устройство дляумножения, содержащее ф-разрядныеЯрегистры множимого и множителя,(и/2+1) шифраторов, матрицу сумматоров, (и/2+1) коммутаторов, причемпервый, второй, и третий входы 1-гошифратора соединены соответственнос выходами (21+2)-.,го, (2+1)-го и2 -го разрядов регистра множителя,первый, второй, третий и четвертый 100 2выходы 1-го шифратора соединены ссоответствующими упоавляющими входами 1-го коммутатора, информационные входы которого соединены соответственно с выходами регистра множимого, 1-й выход 1"го коммутаторасоединен с входом 1-го сумматора1-ой стрЬки матрицы сумматоров, выходы младших и, разрядов которойявляются выходами и младших разрядов устройства, содержит и-разрядныйкорректирующий сумматор, причем первая группа его входов соединена соответственно с выходами и старшихразрядов матрицы сумматоров, втораягруппа входов корректирующего сумматора - с пятым и шестым выходами1-го шифратора, вход переноса корректирующего сумматора соединен с единичной шиной, выходы корректирующегосумматора являются выходами и старших разрядов устройства (= 0 - и/2- 1 - (и+ 1).На фиг. 1 представлена структурная схема устройства; на фиг. 2 функциональная схема одного из вариантов шифратора.Устройство содержит регистры 1и 2 множимого и множителя, шифраторы3, коммутаторы 4, матрицу 5 сумматоров, корректирующий сумматор 6,Шифратор содержит элементы НЕ7-9, элемент ИСКЛЮЧАЯЕЕ ИЛИ 10,элементы И 11-14, элементы НЕ 15и 16, первый, второй и третий входы17 - 19, первый, второй, третий,четвертый, пятый и шестой выходы20 - 25.Устройство работает следующим образом.Операцию дополнения линейки сумматоров единицами при переводе числа.в дополнительный код можно рассматривать как операцию вычитания единицыиз (и+1)-го разряда числа,Корректирующее число в случае одного вычитания имеет вид:в 2 пвгп+1 ф п+1 Уп" в 2 в 1где при= 1 - 2 и 10 при= и+1.,:"1 1 при 1 ф и+1,При этом вносится ошибка, равная единице (и+1)го разряда, от которой избавляются вводом переноса в младший разряд корректирующего сумматора, Если необходимо осуществить в процессе умножения щ вычитаний, то корректирующее число будет содержать щ нулей в соответствующих разряда,0 4кодируют пары множителя на четырелинии выборки. В конкретный моментможет быть активирована только одналиния выборки, определяющая значениечастичного произведения, котороеможет быть + Х или + 2 Х. 3 1 а 0710 9 младший разряд корректируоцего сумматора независимо от того, осуществляется сложение или вычи ганиепо цепи переноса, заносится единица.Пустьв например, в процессе вы числений необходимо произвести два вычитания и, следовательно, добавить к частичному произведению числа (1 ) Если ни одна из линий выборки не активирована, частичное произведение равно нулю. Через коммутаторы 4 частичное произведение подается на матрицу 5 сумматоров. На матрице сумматоров формируется сумма частичных произведений, и старших разрядов которой поступают на корректирующий сумматор 6, где складываются с коррек" тирующим числом, снимаемым с пятыхи шестых выходов шифраторов 3.Предлагаемое устройство позволяет сократить количество сумматоров по сравнению с известным, вместо 21 Р=Л. дополнительных сумматоров вводится и одноразрядных сумматоров (коррек" тирующий.сумматор). Значительное сокращение количества сумматоров приводит к снижению стоимости и энергетических затрат, к повышению надежности устройства. и (2) ф 11101011 (3) 11111111 (4)(1) (2) 1110111111111011 Очевидно, что сумма чисел (1) и (2) будет равна сумме чисел (3) и (4) и вместо добавления чисел (1) и5 Ь 2) ппвдлагавтса добавить висло (311 а число 4 отбросить. Этим корректируется ошибка, возникающая за счет замены операций дополнения чиселЗФ единицами при переводе их в допол,нительный код операцией добавления корректирующего числа к сумме частичных произведений.Непосредственно перед выполнением23 цикла умножения на регистр 1 множимого помещают множимое, на регистр 2 множителя - множитель. Шифраторы 3 х) 72 Тираж 704 ПодНИИПИ Государственного комитета СССРпо делам изобретений и открытий13035, Иосква, И, Раушская наб., д. каз 21 ное 4/5 ектная,лила ППП, "Патент" Ужгород, у Составитель. Л Клюев едактор Т, Кугрышева Техред Ж.Кастелевич. КорректоР,В, Макаренко