Устройство для умножения

(19) Ш); СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУЬЛИН В) С 06 Г 7/52 РЕТЕ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРГЮ ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТ(4 Й ОПИСАНИЕ ИЭО к АВтОРскОмУ бииДетМ(56) 1. Авторское свидетельство СССР482741 кл. 0 06 Г 7/52, 1973,"2. Авторское свИ 11 етельство СССР555401, кл 6 06 Г 7/52, 1975.3. АвторскОе свидетельствО СССР Р 651341, кл. С Об Е.7/52, 1976, (про" тотип).(54)(57) УСТР)йСВО ДЛЯ У)1 Н 0 жЕНН 11, содержаыее регистр множимого, регистр Множителя, регистр результата, сумма-. тор вычитатель операндов и счетчик, причем входная шина данных соответственно соединена с входамн регистра множимого и регистра множителя, а раз,рядныв выходы сумматора-вычитателя соответственно соединены с разрядными входами регистра результата, о тл и ч а ю ш е е с я тем, что, с целью упройения, в него введены двух- .разрядный сумматор-вычитатель энаков 1 мультиплексоры первогд и. второго опв" рандов, первый и второй дешифраторы, коммутатор и регистр управления,при чем вход сйнхронизации устройства соединен с тактовыми входами регистра, управления и счетчика,( 1, -1/2)-раз-, рядные выходы счетчика соединены с соответствуюшими .информационными входами первого дешифратора, выход де- . шифрации нулевого и 1)/2-го состоянйя счетчика соответственно соединен с первым и вторым управляющими входами второго дешифратора, а выход дешифра" ции первого состояний счетчика соединен с управляющим входом мультиплек- сора первоА операнда, информацион-: ные входы второго дешвфратора соответственйо соединены с выходами трех младших разрядов регистра множителя, входы двух старших разрядов котоРого соответственно соединены с выходами двух младших разрядов сумматора-вычи:тателя операндов, выходы остальных разрядов сумматора-вычитателя операндов дополнительно соединены с разрядными входами регистра результата со сдвигом вправо на два разряда, два старших входных разряда регистра .результата соединены доответственно с разрядными выходами сумматора-вычитателя знаков, вход старшего разряда .которого соединен с выходом старшего разряда регистра Множимого, а вход .:младшего разряда - с выходом старше.го разряда регистра результата, вход переноса сумматора-вычитателя знаков соединен с выходом переполнения сум-: Я матора-вычитателя операндов, информационные входы которого соединены соответственно с выходами мультиплек; соров первого и второго операндов, первая группа входов мультиплексора ;первого операнда соединена соответст венно с разрядными выходами регистр ра результата, вторая группа входов. мультиплексора первого операнда сов- динена с ыиной нулевого потенциала, первая группа входов мультиплексора второго. операнда соединена соответственно с разрядными выходами регистра множимого, вторая группа"входов муль,типлексора второго операнда соединена с разрядными выходами регистра множимого со сдвигом влево на один разряд, а управляющий вход соединен ,первым выходом регистра управления,второй и третий выходы которого сое: динены соответственно с управляющимивходами сумматора-вычитателя операндов и сумматора-вычитателя знаков, четвертый выход регистра управления соединен с управляюыим входом коммутатора, информационный вход которого соединен с выходом второго дешифратора а выход коммутатора соединен с ,информационным входом регистра управления.Изобретение относится к областивычислительной техники и может бытьиспользовано в арифметйческих устройствах.Известно устройство для умножений,содержащее регистры множимого и множителя, схему анализа разрядов, гене- .ратор импульсов, параллельный сумматор, счетчик дешифратор, управляющиетриггеры, элементы И, элемент задержки 13. 10Недостатком известного устройстваявляются большие затраты оборудованиядля анализа количества единиц и нулейв множителе, на организацию сдвиговмножимого и реализацию сумматора удвоенной разрядности.Известно устройство для умножения,содержащее регистры множимого и множителя, комбинационный суеватор, регистр поразрядных суви, регистр вере- з 0носа, триггер, дешифратор и группУ.элементов И 2 3,Недостатком известного устройстваявляются значительные затраты обору"дования на реализацию регистра переносоэ, регистра поразрядных сумм игруппы элементов И.Наиболее близким к предложенномупо технической сущности явлается устройство для умножения, содержащее регистр множимого, регистр множителя,регистр результата, сумматор-вычйтатель операндов и счетчик, причемвходная шина данных соответственносоединена с входами регистра миожимого и регистра множителя, а разрядные З 5выходы сумматора-вычнтателя соответственно соединены с разрядными входами регистра результата 3 .Недостатком известного устройстваявляются значительные затраты оборудования.Цель изобретения - упрощение устройства,поставленная цель достигаетсятем, что в устройство, содержащеерегистр множимого, регистр множителя,регистр результата, сумматор-вычитатель операндов и счетчик, причемвходная шина данных соответственносоединена с входами регистра множимого и регистра множителя, а разрядные выходы сумматора-вычитателя соответственно соединены с разряднымивходами регистра результата, введеныдвухразрядный сумматор-вычитательзнаков, мультиплексоры первого и второго операндов, первый и второй дешифраторы, коммутатор и регистр управления, причем вход синхронизацивустройства соединен с тактовыми входами регистра управленим и счетчика,1 и/2)-разрядные выходы счетчикасоединены с соответствующими информационными входами первого дешифратора,выходы дешифрации нулевого и О/2-госостояний счетчика соответственно соединены с первым и вторым управляющими входами второго дешифратора, а выход дешифрации первого состояния счетчика соединен с управляющим вхо дом мультиплексора первого операнда, информационные входы второго дешифратора соответственно соединены с выходами трех младших разрядов регистра множителя, входы двух старших разрядов которого соответственно соединены с вйходами двухмладших разрядов сумматора-вычитателя.операндов, выходы остальйых разрядов сумматора-вычитателя операндов дополнительно соединены с разрядными входами регистра ре эультата со сдвигом вправо на два разряда, два старших входных разряда регистра результата соединены соот-, ветственно с разрядными выходами сумматора-вычитателя знаков, вход . старшего разряда которого соединен с выходом старшего разряда регистра множимого, а вход младшего раэряда - с выходом старшего разряда регистра результата, вход переноса сумматоравычитателя знаков соединен с выходом переполнения сумматора-вычитателя операндов, информационные входы которого соединены соответственно с вы ходами мультиплексоров первого и второго операндов, первая группа входов мультиплексора первого операнда соединена соответственно с разрядными выходами регистра результата, вторая группа входов мультиплексора первого операнда соединена с шиной нулевого потенциала, первая группа входов мультиплексора второго операнда Соединена соответственно с разрядными выходами регистра множимого, вторая группа входов мультиплексора второго операнда соединена с разрядными выходами регистра множимого со сдвигом влево на один разряд, а управляющий вход соединен с первым выходом ре гистра управления, второй и третий выходы которого соединены соответственно с упрлвляющими входами суммато; эра-вычитателя операндов и сумматора"вычитателя знаков, четвертый вы- ход регистра управления соединен с управляющим входом коммутатора, инФормационный вход которого соединен с выходом второго дешифратора, а выход коммутатора соединен с инФормационным входоМ регистра управления.На Фиг.1 представлена функциональная схема устройства для умножения,. на фиг,2 " второй дешифратор, пример . выполнения, на фиг.З - коммутатор, , пример выполнения, на Фиг.4 - регистр управления, пример вы 11 олнения.устройство содержит сумматор-вычи. татель 1 операндов, сумматор-вычита-, тель 2 знакоВ, регистр 3 множимОго, регистр 4 множителя, регистр 5 результата, мультиплексор 6 первого операнда мультиплексор 7 второгооперанда, шину 8 данных устройся:ва, счетчик 9, первый дешифратор 10,вто- . рой дешифратор 11, коммутатор 12, регистр 13 управления, вход 14 синхронизации устройства и шину 15 нулевого потенциала, причем выход сумматора-вычитателя 1 операндов соединен с входом разряд в разряд и, дополнительно, со сдвигом вправо на два раз:ряда регистра 5 результата, причем выходы двух младших разрядов суммато ра-вычитателя 1 операндов соединены с дополнительными входами двух старших разрядов регистра 4 множителя, а дополнительные входы двух старших разрядов. регистра 5 результата соедине ны с выходом двухразрядного сумматора-вычитателя 2 знаков, информационные входы каждого разряда которого подключены к выходам знаковых разрядов регистра 3 множимого и регистра 20 5 результата, а вход переноса соединен с выходом переполнения сумматоравычитателя 1 операндов. Первый информационный вход сумматора-вычитателя 1 операндов подключен к выходу муль типлексора б первого операнда, первый информационный вход которого соединен с выходом регистра 5 результата, второй информационный вход мультиплексора б первого операнда подключен к шине 15 нулевого потенциала устройства, ауправляющий вход мультиплек ора б первого операндасоединен с третьим выходом первого дешифратора 10. Второй информационный вход сумматора-вычитателя 1 операндов подключен к выходу мультиплексора 7 второго операн. да, первый информационный вход которого соединен с соответственно с выходом регистра 3 множимого, второй информационный вход мультиплексора 7 40 второго операнда подключен к выходу. регистра 3 множимого с сдвигом влево на один разряд, а управляющий вход мультиплексора 7 второго операнда соединен с первым выходом регистра 13 управления, второй и третий выходы которого подключены к управляющим входам сумматора-вычитателя 1 операндов и сумматора-вычитателя 2 знаков. Шина 8 данных устройства соединена с входами регистра 3 множимого .и регистра 4 множителя, выходы трех младших разрядов которого подключены к информационномувходу второго дешифратора 11, выход которого соединен с информационным входом комму татора 12, управляющий вход коммутатора 12 подключен. к четвертому выходу регистра 13 управления, информационный вход которого соединен с выходом коммутатора 12, а тактовый вход б 0 регистра 13 управления подключен к входу 14 синхронизации устройстваи к тактовому входу счетчика 9, 11-2)- разрядные выходы которого соединены с соответствующими информационными б 5 входами первого дешифратора 10, апервый и второй выходы первого дешифратора 10 соответственно соединены спервым и вторым управляющими входамивторого дешифратора 11.Второй дешифратор 11 содержит дваэлемента НЕ 16 и 17, элементы И 18-241и элементы ИЛИ 25-28, Первый информационный вход второго дешифратора 11п-й разряд множителя ) соединен свторым входом элемента И 21, первыйвход которого соединен с вторым управляющим входом второго дешифратора11 и с первым входом элемента ИЛИ 28,второй вход которого подключен к пер.вому управляющему входу второго дешифратора 11, ко второму входу элемента И 19 и к первому входу элемента И 24.Второй информационный вход второгодешифратора 11 (и -1)-й разряд множи,теля ) соединен с вторым входами элементов И 23 и 24, с третьим входомэлемента И 20 и через элемент НЕ 17подключен к первым входам элементов И19 и 22 и к третьему входу элементаИ 18,Третий информационный вход второгодешифратора 11 п)-й разряд множителя ) соединен с вторым входом элемента И 22, с третьим входом элемента И 23 и через элемент НЕ 16 подключен к вторым входам элементов И 19 и20, первые входы которых соединеныс выходом элемента ИЛИ 28, с третьимвходом элемента И 22 и с первым входом элемента И 23. Выходы элементов И 18 и 19 через элемент ИЛИ 25соединены с первым выходом второгодешифратора 11 шина "00"1, выходэлемента И 20 соединен с вторым выходом второго дешифратора 11 1,шина"01"),выходы элементов И 21 и 22через элемент ИЛИ 26 соединены стретьимвыходом второго дешифратора11 шина И 10"), выходы элементов И23 и 24 через элемент ИЛИ 27,соединены с четвертым выходом второго дешифратора 11 шина "11".Коммутатор 12 содержит элемен-ты И 29-35, элементы ИЛИ 36-38 иэлемент НЕ 39. Первый инФормационныйвход шина "00") коммутатора 12 ссединен с вторым входом элемента И 30,первый вход которого соединен с первыми входами элементов И 32, 34 и 35и с управляющим входом, который через элемент НЕ 39 подключен .к первымвходам элементов И 29, 31, 33. Вто,рой информационный вход шина "01")коммутатора 12 соединен с вторымивходами элементов И 29 и 32, третий.информационный вход шина П 10 ф) ком-мутатора 12 соединен с вторым входамиэлементов И 31 и 34, а четвертый ин-,формационный вход шина ф 11") соединен с вторыми входами элементов И 33,и 35Выходы элементов И 29 и 30 через элемент ИЛИ Зб подключены к первому выходу коммутатора 12 (,шина "01" ), выходы элементовИ 31 и 32 через элемент ИЛИ 37 соединен с вторым выходом коммутатора 12 (шина "10" ), выходы элементов И 33 и 34 через элемент ИЛИ 38 подключены к третьему выходу коммутатора 12 (шина "11"), а выход элемента И 35 подключен к четвертому вы." ходу коммутатора 12 (.шина "Перенос" ), 10Регистр 13 управления содержит триггеры 40-,43 и элементы ИЛИ 44 и 45.Тактовый вход регистра 13 управления соединен с тактовыми входами триггеров 40-43, информационные вхо з ды которых соединены с информационными входами регистра 13 уцравления следующим образом: вход триггера 40 соединен с вторым вхОдом( шина ф 10 ф)1 который сбвместно с первым входом 20 (,шина "01") через элемент ИЛИ 45 сое-, динен с входом триггера 41. Третий вход шина "11") подключен к входу триггера 42, а четвертый входшина "Перенос" ) соединен с входом тригге ра 43. Выходы триггеров 40 41 и 42 соединены с первым, вторым и третьим выходами регистра 13 управления соответственно, кроме того, выход трйггера 42 совместно с выходом триггера 43 через элемент ИЛИ 44 соединен с четвертым выходом регистра 13 уггравления.устройство для умноженйя работает следующим образом.Перед началом операции множимое и З 5 множитель поступают с шины 8 данных устройства на регистр 3 множимого и регистр 4 множителя.В исходном положении на первом выходе первого дешифратора 10 Формиру ется сигнал нулевого состояния счет- чика 9 циклов, по которому второй де шифратор 11 расшифровывает значение и-го разряда регистра 4 множителя.В исходном положении регистр 13 4 управления находится в нулевом состоянии. В начале первого цикла на вход 14 синхронизации поступает сигнал, по которому счетчик 9 циклов пе. реходит из нулевого состояния в 50 состояние "1"., вследствие чего.на первом выходе первого дешифратора 10 сигнал исчезает, а на третьем выходе формируется сигнал первого состояния счетчика 9, поступающий на управляющий вход мультиплексора б первого операнда и обеспечивающий передачу на первый вход сумматора-вычитателя 1 операндов нулевого кода с шины 15 ну-. левого потенциала устройства.По этому же тактовому сигналу ре гистр 13 управления Фиксирует расшифрованное вторым дешифратором 11 и пропущенное без изменения через коммутатор 12 значение и-го разряда мно. жителя65 Для каждого цикла умножения вырабатываются управляющие сигналы, которые хранятся на регистре 13 управления на протяжении всего цикла до прихода очередного сигнала на вхо. де 14 синхронизации.Третий выход регистра 13 управления обеспечивает вычитание множимогоиз частичного произведения, второйвыход регистра 13 управленйя управляет сложением множимого с частичньм произведением на сумматоре-вычитателе 1 операндов, и первый выход регистра 13 управления управляет работой мультиплексора .7 второго операнда (при наличии синала на этом вы-ходе на второй вход сумматора-вычита-.теля 1 операндов поступает значениемножймого со сдвигом влево на одинразряд). Так как в нервом цикле работа сумматора-вычитателя 1 операндовопределяется состоянием и-го разрядамножителя, то в первом цикле множимое или не участвует в работе сумматора-вычитателя операндов 1, или складывается с первым операндом (в данном случае,с йулями) со сдвигом . влево на один разряд. В нервом цикле ВслеДствие отсутствия сигнала на первом и втором выходах первого дещифратора 10 второй дешифратор 11 анализирует (и) и (и 2)-е разряды множителя для формирования управляющих сигналов к следующему циклу работы устройства.В конце первого цикла полученное на сумматоре-вычитателе .1 операндовпервое частичное произведение поступает на. регистр 5 результата со сдвигом вправо на два разряда, причеи одновременно с этим по входу 14 синхронизации поступает второй сигнал, продвигающий значение счетчика 9 циклов на единицу и фиксирующий результат анализа (и)-го, и (и)-го разрядов множителя на регистре 13 управления, происходит сдвиг множителя нарегистре 4 множйтеля вправо на два разряда, при этом два младших разряда частичного произведения записываются в два старших разряда регистра 4 множителя, а выход двухраэрядного сумматора-вйчитателя 2 знаков поступает на входы двух старших разрядов регистра 5 результата. Значение счетчика 9 циклов становится равным 2, сигнал, на третьем выходе первогодешифратора 10 исчезает, мультиплексор 7 второго операнда переключаетсяна пропускание .значения регистра 5 результата на первый вход сумматоравычитателя 1 операндов.Начиная со второго цикла и по и/2-йцикл включительно устройство работает аналогично второму циклу: расшифровка очередной пары разрядов множителяна втором дешифраторе 11 с коррекциейрезультата анализа на коммутаторе 12 и записью скорректированного значе, ния на регистр 13 управления, полу,чение очередного частичного проиэве 1 денияна суьвчаторе-вычнтателе 1 операндов, запись его со сдвигом вправо на два разряда в регистр 5 результата с одновременным сдвигом вправо на два разряда множителя на регистре 4 множителя (в освобождающиеся два .старших разряда регистра 5 ре- О зультата записывается в это время выход сумматора-.вычитателя 2 знаков,а в освобождающиеся два старших разряда регистра 4 множителя записываются два иладаих разряда сумматора- 1 вычитателя 1 операндов). Во время выполнения и/2-го цикла знаковый разряд множителя (в результате сдвигов вправо на два разряда в 2 О каждом цикле множителя на регистре 4, множителя)находится на месте (п)-го разряда. Счетчик 9 циклов к.этому .времени насчитывает число циклов равное о/2 й формирует сигнал на втором выходе первого дешифратора 10, разрешающий второьЮ дешифратору 11 анализировать значение только (и" 1) -горазряда.Прн поступлении очередного сигнала по входу 14 синхронизации регистр13 управления фиксирует расшифрованное вторым дешифратором 11 и скорректированное коммутатором 12 значение(и)-го разряда множителя (знакового разряда). (и/2+1)-й цикл отличается от предыдущих циклов тем, что полученный результат на выходе сумматора-вычитателя 1 операндов записывается на регистр 5 результата безсдвига вправо надва разряда и сдвигвправо на два разряда регистра,4множителя не осуществляется. Такимобразом, полученное произведение(2 о-разрядное) распогалается на регистре 5 результата (старшая часть)и на регистре 4 множителя (мпадшаячасть),Как показал схемно-техническийанализ,. предлагаемое устройство дляумножения по сравнению с прототипомпозволяет сократить оборудование за