Устройство для вычисления обратной величины

(56) 1,ровых мас 496 325.66(088,8) арцев М,А, Арифм ин, М Наука" ка циф69,аратные метольной технике",О, рис. 6,10 уска,леГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ 2, Оранский А.М, Аппды в цифровой вычислитеМинск, БГУ, 1977, с. 18(54)(57) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ОБРАТНОЙ ВЕЛИЧИНЫ, содержащее первый, второй, третий и четвертый регистры первый и второй сумматоры-вычитатепи и О-триггер, причем информационный вход устройства соединен с установочным входом. первого регистра, выход второго регистра соединен с первым информационным входом первого сумматора"вычитателя, выходы третьего и четвертого регистров соединены, соответственно, с первым и вторым информационными входами второго сумматора-вычитатепя, выход которого соединен с входом третьего регистра, выход первого сумматора-вычитателя соединен с входом второго регистра и входом 0-триггера инверсный выход которого соединен с управляющим входом второго сумматора-вычитателя, отличающееся тем, что, с целью повышения быстродействия, устройство содержит пятый регистр, сумматор, первый и второй сдвигатепи, блок приоритета, мультиплексор, генератор импульсов, триггер зал первый и второй элементы ИЛИ и э мент И, причем информационный вход устройства соединен с первым входом сумматора и информационным входом первого сдвигателя, выход которого соединен с установочным входом пятого регистра, выход которого соединен с первым информационным входом мультиплексора, выход которого соединен с вторым информационным входом первого сумматора-вычитателя, выход знака сумматора соединен с первым входом первого элемента .ИЛИ, выход которого соединен с управляющим вхо" дом первого сумматора-вычитателя, информационный выход сумматора соединен с входом блока приоритета, сиг нальный выход которого соединен спервым входом второго элемента ИЛИ, информационный выход блока приоритета соединен с управляющими входами первого и второго сдвигателей и установочным входом четвертого регист- р ра, выход младшего разряда которого соединен с вторым входом второго элемента ИЛИ, выход которого соединен сРвай нулевым входом триггера запуска, прямой выход которого соединен с управляющим входом мультиплексора и первым входом элемента И, второй вход кото" аЛ рого соединен с выходом генератора Ж импульсов, а выход-с входом управпе- (, ния сдвигом четвертого и пятого ре- ф 3 гистров, выход третьего регистра соединен с информационным входом второго сдвигатепя, выход которого соединен варь с вторым информационным входом.муль" типлексора, прямой выход О-триггера соединен с вторым входом первогоэлемента ИЛИ, управляющий вход устрой" ства соединен с единичным входом триггера запуска.Изобретение относится к автоматике и вычислительной технике и предназначено для вычисления обратнойвеличины чисел, представленных вдвоичной системе счисления с Фиксированной запятой,Известно устройство деления, которое содержит регистр частного с цепями сдвига, регистр делителя, регистрчастичных остатков с цепями сдвигаи обращения кода, сумматора, а также сортветствующее устройство управлений, обеспечивающее выработку необходимых управляющих сигналов 1 11.Наиболее близким по техническойсущности к изобретению является устройство для вычисления обратной величины, содержащее четыре регистра,два сумматора, вычитателя, а такжетриггер управления сумматорами, причем инФормационные входы устройствасоединены с установочными входамипервого регистра, выходы первого ивторого регистров соединены соответственно с первым и вторым входамипервого сумматора-вычитателя, выходкоторого соединен с входом первогорегистра и входом О-триггера, выходкоторого соединен с управляющимивходами первого и второго сумматоров-вычитателей, выходы третьего ичетвертого регистров соединены, соответственно, с первым и вторым входами второго сумматора-вычитателя, выход которого соединен с входом четвертого регистра, выходы второго итретьего регистров соединены, соответственно, со своими входами Г 2,Это устройство реализует операцию вычисления обратной величиныУ=1/Х посредством Формирования суммы сходящихся приращений=+ С.2 ,о 1где и = + 1 - соответствующим образом подобранные операторы; 1= 12(п).На каждой итерации оцениваетсяразность л = 1-ху 1. Устройство Функционирует йо следующему алгоритму;1 - Х,+,Х 2-11 в)м ,-1+1)Гг)1,ееи 2,101- -1,Ескч со72-1., )с на аульными условиями Х =Х У =1д7 -1 м Общим недостатком устройств является независимость длительностиитерационного цикла вычисления обрат"ной величины от величины приращенияаргумента, что приводит к непроизво"дительным затратам времени, наиболеесущественным при незначительных величинах приращения аргумента,Цель изобретения - повышение бы 1 О стродействия устройства для случаевмалых приращений аргумента, представляющих 2 , где,4 =1,2,3,,(и)Поставленная цель достигается темчто в устройство, содержащее первый,15 второй, третий и четвертый регистры,первый и второй умматоры-вычитатели и О-триггер, причем инФормационный вход устройства соединен с установочным входом первого регистра,20 выход второго регистра соединен спервым инФормационным входом первогосумматора-вычитателя, выходы третьего и чствертого регистров соединеньсоответственно, с первым и вто"25 рым инФормационными входами второгосумматора-вычитателя, выход которого соединен с входом третьего регистра, выход первого сумматора-вычитателя соединен с входом второгоЗО регистра и входом О-триггера, инверсный выход которого соединен с управляющим входом второго сумматора-вычитателя, введены пятый регистр,сумматор, первый и второй сдвигатели., блок приоритета мультиплексор,генератор импульсов, триггер запуска, первый и второй элементы ИЛИ иэлемент И, причем инФормационный входустройства соединен с первым входомсумматора и инФормационным входомпервого сдвигателя, выход которогосоединен с установочным входом пятого регистра, выход которого соединенс первым инФормационным входом мультиплексора, выход которого соединенс вторым инФормационным входом первого сумматора-вычитателя, выход знакасумматора соединен с первым входомпервого элемента ИЛИ, выход которогосоединен с управляющим входом первого сумматора-вычитателя, информационный выход сумматора соединен свходом блока приоритета, сигнальныйвыход которого соединен с первым входом второго элемента ИЛИ, инФорма"55чционныи выход блока приоритета соединен с управляющими входами первогои второго сдвигателей и установочнымвходом четвертого регистра, выходмладшего разряда которого соединенс вторым входом второго элементаИЛИ, выход которого соединен с нулевым входом триггера запуска прямой выход которого соединен с управляющим входом мультиплексора и первым входом элемента И, второй входкоторого соединен с выходом генератора импульсов, а выход - со входамиуправления сдвигом четвертого и пятого регистров, выход третьего регистра соединен с информационным входом второго сдвигателя, выход которого соединен со вторым информационным входом мультиплексора, прямойвыход О-триггера соединен со вторымвходом первого элемента ИЛИ, управляющий вход устройства соединен сединичным входом триггера запуска.На чертеже представлена блок-схема устройства для вычисления обратной величины,Устройство содержит сумматор 1,сумматоры-вычитатели 2 и 3 регистрры 4-8, сдвигатели 9 и 10, мультиплексор 11 блок приоритета 12, генератор импульсов 13, триггер запуска 14, 0-триггер 15, элемент И 16,элементы ИЛИ 17 и 18.Блок 12 приоритета вырабатываетсигнал логической единицы на самомстаршем информационном выходе блока,в соответствующем разряде которогосодержится единица если же число. равно нулю, единица появляется насигнальном выходе блока.Устройство работает следующим образом.Предположим, что в некоторый 1-й4 мент времени в регистре 4 записа,но число Х, значение обратной велицины которого, вычисленное устройством к 1-му моменту времени, хранит"ся в регистре 6. На информационныйвход устройства поступает новое значение аргумента, из которого в сумматоре 1 образуется разностьъх: Х;-Х,(3)Эта разность ( дХ =2, где,й:0=1,2,п) из сумматора 1 передается (со знаком) для анализа вблок приоритета 12, где определяе .ся наиболее старший номер разряда Ов коде разности ЬХ 1, в котором записана единица, в соответствии с вы"ражением 40 Р=, =11. Щ ;.О,К"-0.1 рЗнак разности определяет работу сумматора-.вычислителя в подготовительном такте, в котором определяет" ся начальное значение частичного остатка2;о=-ф,-) (и ). МДля -этого предыдущее значение обратной величины у( .) ( ), хранящееся в регистре 6, передается со сдвигом на,д разрядов вправо (это соот,и ветствует умножению на 2), осуществляемым сдвигателем 10, управляемо-, го блоком приоритета 12, через муль" типлексор 11 на вход сумматора-выци" тателя 2. Кроме этого, значение аргу" мента Х записывается в регистр 4 и передается через сдвигатель 9 со сдвигомна,4-3 разрядов вправо в регистр 7, а в регистр 8 записывается единица в,й-й разряд, что соответствует Формированию начальных кон" стант х. 2 " и 2 , где 1=0-3 соот" ветственно. С приходом управляющего сигнала "Пуск триггер 14 устанавливается в единичное состояние и разрешает прохождение с генератора 13 импульсов через элемент И 16 на сдвиговые входы регистров 7 и 8. Таким образом, происходит формирование приращений сумматором-вычитателем 3 к ранее вычисленному (хранящемуся врегистре 6) результату у согласно выражениюи-1,и- -,и-+," с;.2Знак первого приращения в 1-м цикле определяется знаком яо, хранимым в 0-триггере 15, значение которого представляет собой закодированную величину о а мультиплексор 11 подключает ко входу сумматора-вычитателя 2 выход сдвигающего регистра 7. Ури ЬХ =0 (во всех разрядах О) знаце" ние уравно уже вычисленному у, и . значению, в случае когда3х= 2 ф устройство функционирует аналогично 121, отличаясь от него усеченным итерационным циклом, зависящим от величины,б и начальными, у4 . Итерационный процесс протекает до выполнения иитерации, что обеспечивает вычисление обратной-0.000001011111; согласно (Ц Й =6,итерационный процесс должен качинаться в итерации 1 А"3ц згЦп 2 оу У, "У ДО величины с погреаностью/6 /2 и.Для устранения возможного накопления ошибки при многократном выцислении обратной величины целесообразноиметь удвоенную разрядность регистра 5, регистра 7 и сумматора-выцитателя 3 и ж определять с учетом(и)-го остатка, характеризующеговыполнение ( -1)- го вычисления обратной величины,10)Таким оора зон у ал гдрит м работыпредлагаемого устройства будет иметьзид (2) с учетом условия г=аи нацельных условии у и еопределяе:":ых соответствующими значениями,Первонацальное знацение У=1 Хможет вычисляться в предлагаемом устэойс"ае аналогично прототипу или за О5 1.111111100011Предлагаемое устройство позволяетповысить быстродействие выцисленияобрат ной вели чинь при 2 при ращениях аргументасохраняя при этом-; г,.ООООг. Определим Х= 0,000001. те 3 1,111110100001 -1 1.11111 1. 111100 1.111011 0.000000100101 +1 0,000010 1. 111101 1,1111 11 1,111100 Технико-кономицеская эффективност ьот внедрения изобретения заключается всокращении времени вычислений на