Устройство для умножения -разрядных чисел

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистических Республик(61) Дополнительное к авт. свид-ву(ф)М Кл з с 06 С 7/52 с присоединением заявки Нос(23) ПриоритетГосударственный комитет СССР по делам изобретений и открытийОпубликовано 070333. Бюллетень ЙР 9 Дата опубликования описания 07.03.83(71) Звявител ад нический инсти(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ и-РАЗРЯДНЫХ ЧИСЕЛ Изобретение относится к областивыяиолительной техники и может бытьиспользовано прн разработке быстродействующих устройств умножения5:асинхронного типа.Известно. устройство для умножения и-разрядных чисел, содержащеерегистры множимого и множителя, матрицу элементов И,.накапливающий сумматор, блоки элементов И и ИЛИ 1 1.Недостатком данного устройстваявляется невозможность умножениячйсел, записанных в двоично-десятичном коде, и относительно низкое быстродействие. 15Известно также устройство дляумножения п-разрядных чисел, содержащее регистры множнмого и множителя, накапливаний сумматор и блок управления 12 ),Недостатком данного устройстваявляется его низкое быстродействие.Наиболее близким к.предлагаемомуявляется устройство для умноженияи-разрядных чисел, содержащее и-раз-. 25рядный регистр множимого, и-разрядный регистр множителя, накапливающийсуюитор, матрицу элементов .И, группу элементов ИЛИ, группу элементовИ и комбинационный сумматор причем 31 выходы регистра множимого соответст- венно соединены с первьжи входами элементов И матрицы, вторые входы элементов И матрицы соответственно соединены с выходайн элементов И группы и с входами установки в ноль соответствующих разрядов регистра множителя, выходы элементов ИЛИ груп пы соответственно соединены с разряд; ными входами накапливающего суммато- ра, первые входы элементов И группы соединены с прямымн выходами соот-. ветствующих разрядов регистра множи теля, вторые входы элементов И групяы соответственно соединены с выходами комбинационного сумматора, а третьи входы объединены и соединены с входом синхронизации накапливающего сумматора, с входом разрешения записи регистра множителя и с входом синхронизации устройства, инверс ные выходы регистра множителя соответственно соединены с входами ком бинационного сумматора, вход перекоса которого является управляющим вхо. дом устройства 13 .Недостатком известного устройства является отсутствие возможности .умно-; жения чисел, записанных в двоичнодесятичном коде.Цель изобретения - расширение функциональных возможностей за счет выполнения операции умножения чиселв двулично-десятичном коде,Поставленная цель достигается темчто в устройство для умножения и-разрядных чисел, содержащее и-разрядньтй регистр множимого, о-разрядныйрегистр множителя, накапливающийсумматор, матрицу элементов И, группу, элементов ИЛИ, гоуппу элементовИ и комбинационный сумматор, причемвыходы регистра множимого соответственно соединены с первыми входамиэлементов И матрицы, вторые входыэлементов И матрицы соответственно 15соединены с выходами элементов Игруппы и с входами установки в нольсоответствующих разрядов регистрамножителя, выходы элементов ИЛИ груп.пы соответственно соединены с разрядными входами накапливающего сумматора, первые входы элементов Игруппы соединены с прямыми выходамисоответствующих разрядов регистрамножителя, вторые входы элементов Игруппы соответственно соединены свыходами комбинационного сумматора,а третьи входы объединены и соединены с входом синхронизации накапливающего сумматора, с входом разрешения записи регистра мчожителя. и свходом синхронизации устройства, инверсные выходы регистра множителясоэтсстственно соединены с входамикомбинационного сумматора, вход переноса которого является управляющимвходом устройства, введен элемент И,причем выход переноса комбинационного сумматора соединен с первымвходом элемента И, второй вход которого соединен с входом синхронизации 40устройства, а выход соединен с входами сдвига регистра множителя и накапливающего сумматора и с выходоминдикации окончания операции умноже"ния устройства, зыходы четырех млад" 45ших элементов И первой строки матрикул и четырех старших элементов Ипоследней строки матрицы соединеныс соответствующими разрядными входами накапливающего сумматора, а выходы остальных элементов И Матрицы соединены с соответствующими входамиэлементов ИЛИ группы, первый и второй управляющие входы накапливающего сумматора соединены со входамирежимов работы и запрета суммирования устройства соответственно,На чертеже изображена структурнаясхема устройства умножения л-разрядных чисел для и = 8.Устройство содержит регистр 1 60множимого, регистр 2 множителя, содержащий тетрады 2, 2 , накапливающий сумматор 3, матрицу 4 элементов И 5, группу 6 элементов ИЛИ 7,группу 8 элементов И 9, комбинацион-.65 ный сумматор 10, элемент И 11, вход12 синхронизации устройства, вход 13режима работы устройства, вход 14запрета суммирования накапливающегосумматора 3, управляющий вход 15 устройства и выход 16 индикации окончания операции умножения устройства,причем выходы регистра 1 множимогосоответственно соединены с первыми.входами элементов И 5 матрицы 4, вторые входи элементов И 5 матрицы 4соответственно соединены с выходамиэлементов И 9 группы 8 и с входамиустановки в ноль соответствующихразрядов регистра 2 множителя, выходы четырех младших элементов И 5первой строки матрицы 4 и четырехстарших элементов И 5 последней строки матрицы 4 соединены с соответстьвующими разрядными входами накапливающего сумматора 3, а выходы остальных элементов И 5 матрицы 4 соединены с соответствующими входами элементов ИЛИ 7 группы 6, выходы которых соответственно соединены с остальными входами накапливающегосумматора 3; первые входы элементовИ 9 группы 8 соединены с прямыми1выходами соответствующих разрядоврегистра 2 множителя, вторые входыэлементов И 9 группы 8 соответственно соединены с выходами комбинационного сумматора 10, а третьи входыобъединены и соединены с входом синхронизации накапливающего сумматора 3, с входом разрешения записирегистра 2 множителя и с входом 12синхронизации устройства, инверсныевыходы регистра 2 множителя соответственно соединены с входами комбинационного сумматора 10, вход переноса которого является управляющим входом 15 устройства, а выход переносасоединен с первым входом элементаИ 11, второй вход элемента И 11 соединен с входом 12 синхронизацииустройства, а выход соединен с входами сдвига регистра 2 множителяи накапливающего сумматора 3 и .с. вы-ходом 16 индикации,Рассмотрим работу устройства на примере умножения двух десятичных чисел. Пусть множимое Х = 69 = 0110 1001 = Х 8 ХУХ 6 ХХАХХХ и множитель У = 91 = 1 ОО 1 ОО 01 = УВУ,У УУУ У У тогда произведение 1 щ ХУ д 6279.В исходном состоянии в регистре 1 хранится двоично-десятичный код множимого Х, в регистре 2 - двоично-десятичный код множителя У, накапливающий сумматор 3 обнулен и на выходах комбинационного сумматора 10 сформирован результат С е С С С.010.В предлагаемом устройстве используется десятично-двоичный способ умножения двоично-десятичных чисел, прикотором множитель обрабатывается какследующее десятично-двоичное числоУ ,щ (10),2 В + (00). 2+ (00),21 ++ (11).2 ч,Умножение на. каждую десятичную группуразрядов множителя сводится к десятичным сдвигам множимого, которыереализуются в устройство на матрице4 элементов И 5, и к десятичномусуммированию в накапливающем сумма-торе 3,. В предлагаемом устройстве ум ножение начинается с десятичной груп"пы разрядов множителя, имеющей наибольший вес 2 з, Как только закончится умножение на старшую десятичную .группу разрядов множителя осуществляется удвоение содержимого накапливающего сумматора 3, а также сдвиг на один двоичный разряд в направлении старйих разрядов в регистре 2множителя. Последним подготавливается к обработке следующая десятичнаягруппа разрядов множителя с двоич, ным весом 2. Умножение заканчивается после обработки десятичной группы разрядов множителя с двоичным 25весом 2 . После умножения на каждуюдесятичную группу разрядов множителя, кроме самой младшей, осуществляется удвоение содержимого накапливающего сумматора 3 и сдвиг информа- ЗОции на один двоичный разряд в направлении старших разрядов в регистре 2множителя. Разрешение или запрещение удвоения содержимого накапливающего сумматора 3 производится путем З 5подачи соответствующего управляющегопотенциала на вход 14 запрета суммирования. Работа устройства начинается с 4 О момента прихода первого синхроимпульса на вход 12 синхронизации устройства. По этому синхроимпульсу фор-. мируется управляющий сигнал на выходе элемента И 9 а группы 8 элементов И (так как только С У 1), который 45 производит передачу соответствуниаимобразом сдвинутого множимого с выходов элементов И 5 второй строки матрицы 4 через группу 6 элементов ИЛИ 7 в накапливающий сумматор 3, 50 а также осуществляет установку восьмого разряда регистра 2 множителя в нуль с разрешения синхроимпульса поступающего на его синхровход с входа 12 синхронизации устройства, 55 После окончания действия синхроимпульса на входе 12 синхронизации устройства одновременно с суммированием частичного произведения в накапливающем сумматоре 3 в комбина ционном сумматоре 10 формируется результат С = СЕО,ССа 100. На этом первый такт работы устройства заканчивается, а в накапливающем суммато- ре З.формируется результат 2 =, 0690, 65 Во втором такте работы устройства с приходом второго синхроимпульса на вход 12 синхронизации устройства не производится передача множимого в накапливающий сумматор 3 (так как и С, и С равны нулю), а осуществляется удвоение содержимого накапливающего сую 4 атора 3 и сдвиг информации на один двоичный разряд в регистре 2 множителя в сторону его старших разрядов под действием управляющего сигнала, сформированного на выходе элемента И 11 (так как СЗ,1), Сдвиг информации в регистре 2 осуществляется с разрешения синхроимпульса, поступающего на вод сдвига с входа 12 синхронизации устройства, удвоение содержимого накапливающего сумматора 3 осуществляется при вали. чии не только синхроимпульса, но и,. разрешающего потенциала, поступающе - го с входа 14 запрета суммирования. Управляющий сигнал, сформированный на выходе элемента И 11, поступает также на выход 16 индикации устройства, сообщая о том, что закончейо умножение на самую старшую десятичную группу разрядов множителя. После окончания действия второго синхроимпульса на входе 12 синхронизации устройства в комбинационном сумматоре 10 и в накапливающем сумматоре 3бУдут сформированы следующие результаты:ССбь С С = 100 и Е = 1380 соответственно,Третий и четвертый такты работы устройства полностью аналогичны второму такту, В каждом из этих тактов осуществляется удвоение содержимого накапливающего сумматора 3 и сдвиг информации в регистре 2 множителя на один двоичный разряд и направлении его старших. разрядов, а также на выход 16 индикации устройства поступают два сигнала, сообщающие о том, что произведено умножение еще на две десятичные группы разрядов множителя, В результате выпол-," нения этих двух тактов в комбинационном сумматоре и в накапливающем сумматоре 3 Формируются следующие результаты.СС , С С001 и 25520.Здесь следует отметить, что после появления на выходе 16 индикацииустройства третьего импульса, сообщающего о том, что завершилось умножение на третью, группу разрядов,множителя с двоичным весом 2", на накапливающйй сумматор 3 через вход 1 А запрета суммирования должен поступить управляющий потенциал, запрещающий в далЬнейшем удвоение содержимого накапливающего сумматора 3 (этот управляющий потенциал может быть легко сформирован с помощью счетчика, 1003077определяющего момент окончания операции умножения двух чисел).В пятом такте работы устройства с приходом пятого синхроимпульса на вход 12 синхрониэации устройства Формнруется управлящций сигнал на выходе элемента И 9 группы 8 элементов И 9 (так как только СУ,1), который производит передачу множимого в накапливающий сумматор 3 с выходов элементов И 5 первой строки . матрицы 4 через группу 6 элементов ИЛИ 7, а также осуществляет установку четвертого равряда регистра 2множителя в нуль с разрешения синхро 10 импульса, поступающего на его .синхровход с входа 12 синхронизации устройства. После окончания действия синхроимпульса на входе 12 синхронирации устройства одновременно с суммированием в накапливающем сумматоре 3 очередного частичного произведения в комбинационном сумматоре 10формируется результат С Сщц С С ещ 010. На этом пятый такт работыустройства заканчивается, в накапли.вающем сумматоре 3 формируется реэулыат Е = 5589.При подаче на вход 12 синхронизации устройства шестого синхроимпуль"са формируется управляющий сигнал навыходе элемента И 92 группы 8 элементов И 9 (так как только С,2 У 1),которьй производит передачу соответствующим образом сдвинутого множимого с выходов элементов И 5 второйстроки матрицы 4 через группу 6 эле- ЗЪментов ИЛИ 7 в накапливающий сумматор 3, а также осуществляет установку восьмого разряда регистра 2 множителя в нуль с разрешения сиихроимпульса, поступающего на синхровход 40с входа 12 синхронизации устройства.После окончания действия синхроимпульса на входе 12 синхронизацииустройства одновременно с.суммированием очередного частичного произведения в накапливающем сумматоре 3в комбинационном сумматоре 10 Формируется результат ССЭ 0 С С100,На этом шестой такт работы устройствазаканчивается, в накапливающем сум"/ 50маторе 3 формируется результат 2щ 6279,В седьмом такте работы устройствас приходом седьмого синхроимпульсана вход 12 синхронизации устройствана выходе элемента И 11 Формируетсясигнал, который поступает на выход16 индикации устройства, сообщая отом, что завершено умножение на самую младшую десятичную группу раэрядоз множителя с весом 2, тем самым60указывая на окончание операции умножения двух чисел, Формирование в последнем такте сигнала на выходе элемента И 11 не приводит к удвоениюсодержимого накапливающего суммато ра 3, так как. на его управляющем входе действует потенциал, запрещающий удвоение информации.Итак, появление на выходе 16 индикации устройства четырех импульсов указывает на завершение операции умножения. СФормированный .в сумматоре 3 результат Е = 6279 и является"окон чательным произведением.Умножение чисел в двоичном коде в предлагаемом устройстве осуществляется аналогично вышеописанному процессу умножения чисел в двоичиодесятичном коде. Отличия состоят только в том, что в накапливающем сумматоре производится двоичное суммирование (вместо десятичного в предыдущем случае), а удвоение содержимого сумматора фактически является обычным сдвигом его информации на один двоичный разряд в направлении старших разрядов.Такимобразом, умножение чисел в двоичном коде производится фактически на той же аппаратуре, на которой выполняется умножение чисел в двоично-десятичном коде. Формула изобретенияУстройство для умножения п-разряд-. ных чисел, содержащее и-разрядный регистр множимого, и-разрядный регистр множителя, накапливающий сумматор, матрицу элементов И, группу элемейтов ИЛИ, группу элементов И и комбинационный сумматор, причем выходы регистра множимого соответственно соединены с первыми входами элементов И матрицы, вторые входы элементов И матрицы соответственно соединены с выходами элементов И группы и с входами установки в воль соответствующих разрядов регистра множителя, выходы элементов ИЛИ группы соответственно соединены с разрядными входами накапливающего сумматора, первые входы элементов И группы соединены с прямыми выходами соответствующих разрядов регистра множителя, вторые входы элементов И группы соответственно соединены с выходами комбинационного сумматора, а третьи входы объединены и соединены с входом синхронизации накапливающего сумматора, с входом разреше ния записи регистра множителя и с входом синхронизации устройства, инверсные выходы регистра множителя соответственно соединены с входами комбийационного сумматора, вход переноса которого является управляющим входом устройства,.о т л и ч а ю щ ее с я тем, что, с целью расширения его функциональных возможностей.за счет выполнения операции умножения чисел в двоична-десятичном коде, в него введен элемент И, причем вы",иод переноса комбинационного сумматора соединен с первым входом элемента И, второй вход которого соеди. нен с входом синхройиэации устройства, а выход соединен с входами сдвига регистра множителя и накапливающего сумматора и с выходом индикации окончания операции умножения устройства, выходы четырехмладших элементов Й первой строки матрицы и четырех старших.,элементов И послед-ф ней строки матрицы соединены .с соответствующими раэрядными входами накапливающего сумматора, а выходы .ос-тальных элементов И матрицы соединены с соответствующими входами элементов ИЛИ группы, первый и второйуправляющий входы накапливающегосумматора соединены . с входами режимов работы и эапрета суммированияустройства соответственно.Источники информации,принятые во.внимание при экспертизе,1. Авторское свидетельство СССРВ 482740, кл. 6 06 Г 7/52,.1973.2. Карцев М. А, Арифметика цифровых машин. М., фНаукаф, 1969, с. 364.3, Авторское свидетельство СССРпо эаявке В 3343801/18-24,кл. С 06 Г 7/52, 07.0981 (прототип)