Устройство для деления двоичных чисел

АВТОРСКО 21) 3773173/24-2422) 20.07.8446) 07,01.86. Бюл, У 171) Ордена Ленина инстиетики им. В.М.Глушкова72) М,В.Семотюк, В,Д,Тров53) 681.325(088.8)56) Карцев М.А, Арифмет-М.: Наука,тут кибер.Рыоц ика цифро 969, с. 494. вых машин Авторское св589611, кл. С во СССР2, 1974. етель б Е 7 ав ИЛИ блокаервого элемен го и второго элеме я и вых управл таИб а вления, выход третье оторога соединен с вспомогательного реорого соедио И лемен ходом апис гистр нен с ход сдвига кот одом второго эл авления, первый инен с вторым в ента од к блока уп рого сое го элеме выходам унравлен счетчика делимого И блока сдвига и одом второавления И блокм второ а ИЛИ блока упр етьего элемента ия, счетным вход и входом сдвига , выход четверто управления соеди ервого счетчика, иницы которого с регистра о элемен ен с вхо а омход выч ания е едине ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(54)(57) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯДВОИЧНЫХ ЧИСЕЛ, содержащее сумматор, регистры делителя и делимого,информационные входы которых соединены соответственно с входами делителя и делимого устройства, о т л ич а ю щ е е с я тем, что, с цельюсокращения аппаратурных затрат, внего введены группа элементов И,преобразователь унитарного кода вдвоичный, регистр коррекции, вспомогательный регистр, генератор тактовых импульсов, два счетчика, дешифратор и блок управления, которыйсодержит пять триггеров, десятьэлементов И и три элемента ИЛИ,причем выход старшего разряда регистра делимого соединен с входоммладшего разряда сумматора и первым информационным входом вспомогательного регистра, выход которого соединен с первым информационнымвходом сумматора, выход которогосоединен с вторым информационнымвходом вспомогательного регистра, авторой информационный вход - по схеме монтажного ИЛИ с выходами регистра коррекции и преобразователяуннтарнога кода в двоичный, входкоторого соединен с выходами элементов И группы, первые входы которыхсоединены с выходами регистра делителяа вторые входы - с выходами первогосчетчика и выходам -езультата устройства, вход сброса которого соединенс входом сброса второго счетчика,выход которого соединен с входамдешифратора, выход которого соединен с входом запуска генератора тактовых импульсов и входами сбросапервого и второго триггеров блокауправления, вход сброса третьеготриггера которого соединен с выходом переноса сумматора, входы записи регистров делителя, коррекции,делимого и входы сброса первогосчетчика и вспомогательного регистра соединены с первыми входами пер1203514 выходом пятого элемента И блокауправления, инверсный выход четвертого триггера которого соединен свходом выборки преобразователя унитарного кода в двоичный, выход разрешения коррекциирегистра коррекциисоединен с прямым выходом четвертоготриггера блока управления и первымивходами шестого и седьмого элементовИ блока управления, а в блоке управления вход установки первого триггерасоединен с первыми входами первого ивосьмого элементов И и первым выходомгенератора тактовых импульсов, второй выход которого соединен с первыми входами девятого и десятого элементов И, а третий выход - с входомустановки второго триггера, первымвходом третьего элемента И и вторымвходомседьмого элемента И, выход которого соединен с первымвходом третьего элемента ИЛИ, второй вход которого соединен с выходомдевятого элемента И, второй вход которого соединен с вторым входомтретьего элемента И, первым входом 1Изобретение относится к цифровой вычислительной технике и может быть использовано для построения цифровых вычислительных машин.Цель изобретения - сокращение аппаратурных затрат.На фиг. 1 показана схема устройства для деления двоичных чисел; на фиг. 2 - схема блока управления; на фиг. 3 - временная диаграмма работы генератора тактовых импульсов,Устройство для деления (фиг,1) содержит регистр 1 делимого, регистр 2 делителя, первый счетчик 3, сумматор 4, вспомогательный регистр 5, регистр б коррекции, группу 7 элементов И, преобразователь 8 унитарного кода в двоичный, генератор 9 тактовых импульсов, блек 10 управления, второй счетчик 11, дешифратор 12.Блок 10 управления (фиг.2) содержит пять триггеров 13 - 17, три четвертого элемента И и прямым выходом третьего триггера, вход установ. ки которого соединен с выходом первого элемента ИЛИ, второй вход которого соединен с вторыми входами четвертого и шестого элементов И, первым входом пятого элемента И и выходом восьмого элемента И, второй вход которого соединен с прямым выходом первого триггера, инверсный выход которого соединен с вторым входом первого элемента И, инверсный выход второго триггера соединен с вторым входом второго элемента И, второй вход пятого элемента И соединен с инверсным выходом третьего триггера и вторым входом десятого элемента И, выход которого соединен с входом установки пятого триггера, прямой выход которого соединен с входом установки четвертого триггера, вход сброса которого соединен с входом сброса пятого триггера и выходом второго элемента ИЛИ, третий вход которого соединен с выходом шестого элемента И. 2элемента ИЛИ 18 - 20, десять элементов И 21 - 30.Регистр 1 делимого, вспомогательный регистр 5 и счетчик 3 выполнены 5 сдвигающими.Устройство работает следующим образом.Сбрасывается счетчик 11, и черездешифратор 12 разрешается работа ге нератора 9, По первым трем импульсамСИ 1, СИ 2, СИ 3 записывается делимое,делитель сбрасывает счетчик 3, устанавливается регистр 6 коррекции, сбрасывается вспомогательный регистр 5, 15 Затем записывается код с сумматора 4во вспомогательный регистр 5, послечего происходит сдвиг на один разрядвлево в регистре 5 и в регистре 1делимого. После начальной установки 2 О устройство отрабатывает И цикловопределения разрядов частного. Каждый цикл состоит из шагов, .количество которых определяется наличием инверсии переноса из сумматора.По СИ 1 в блоке 10 управления выдается импульс сдвига, по которому всчетчик 3 записывается предлагаемыйразряд частного, который всегда равен единице. Код делителя и код сосчетчика 3 поступают на входы группы 7 элементов И. Образованный унитарный код преобразуется в преобразователе 8 унитарного кода в двоичный.Полученный код суммируется с кодом всломогательного регистра 5 на сумматоре 4.Если отсутствует инверсия переноса из старшего разряда сумматора 4,то по СИ 2 из блока 10 управленияпоступает импульс записи, по которому во вспомогательный регистр 5записывается сумма, а по СИЗ сдвигается регистр 1 делимого,Если присутствует инверсия переноса, то это говорит о том, чторазряд частного определен неверно. Тогда йо очередному СИ 1 блок 10управления выдает импульс вычитанияединицы в счетчике 3 и образованныйв нем новый код, проходя через группу 7 элементов И, преобразователь 8унитарного кода в двоичный, суммируется с кодом вспомогательного регистра 5 на сумматоре 4.Еслиотсутствует инверсия переноса, чтоговорит о том, что разряд определен 2035 1 ч 4верно, то по СИ 2 импульс записи блока 10 управления записывает полученную сумму во вспомогательныйрегистр 5, а по СИЗ сдвигается регистр 1 делимого на один разрядвлево. Если же вновь присутствует инверсия переноса то была допущенаошибка в (И -1)-м или (Н) -м разряде, где И -определяемый разрядчастного. Тогда по СИ 2.прекращаетсяпоступление импульсов выборки преобразователя 8 унитарного кода вдвоичный, а на входы сумматора 4поступает код с регистра 6 коррекции, в котором записана двоичнаядвойка. По СИЗ происходит запись суммы кода коррекции с кодом вспомогательного регистра 5 в этот регистр.По очередному СИ 1 вычитается едини.ца из счетчика 3. По СИ 2 новая сумма записывается во вспомогательныйрегистр 5, а по СИЗ сдвигается регистр 1 делимого.Счетчик 11 после каждого сдвигаделимого увеличивается на единицу.После того, как счетчик 11 сосчитает (+1) цикл, где И - разрядность частного, дешифратор 12 запрещает работу генератора 9."1 203514 Составитель Е.Захарченко Техред И,Асталош Корректор А.Обручар Редактор В.Петраш Заказ 8417/51 Тираж 709ВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д. 4/5 Подписное Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4