Устройство для умножения

СОЮЗ СОНЕТСНИ 11СОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 36 4 с 0 АНИЕ ИЗОБРЕТЕНИЯ ТЕЛЬСТВ ВТОР СКОМУ киберне анасенк тво ССС1981. о СССР 2, 1981 ОСУДАРСТБЕННЫЙ НОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(71) Ордена Ленина инститики им. В.М,Глушкова(57) Изобретение относится к вычислтельной технике и реализует перемнжение чисел в системе счисления с двоичным основанием или основанием,равным целой степени двух. Цель иэоб. етения - повышение быстродеиствия иочности устройства. Устройство содержит регистры множимого, множи ляи произведения, два мультиплексора,блок перемножения р-ичных (1-разрядных двоичных) чисел, сумматор, счетчик, шесть углов схем И, демультиплексор, первую и вторую схему И,триггер, буферный регистр, узел схемИЛИ и блок управления, входы А регистра множимогб, входы В регистрамножителя являются информационнымивходами, а выходы С регистра проиэве.дения - информационными выходами уст.ройства, выходы регистров множимогои множителя, объединенные в т групппо 1-двоичным разрядов и = щЕ), соединены с информационными входамипервого и второго мультиплексоров,выходы первого и второго мультиплеков подключены соответственно первым и вторым входам блока перемно.жения, выходы которого соединены спервыми входами сумматора, выходысумматора подключены к информационньг входам первого, второго и третьего узлов схем И, выход К-го двоичного разряда сумматора соединен такжес входом первой схемы И, выход которой подключен к входу триггера, чейвыход через вторую схему И соединенс входом переноса сумматора, а выходпереноса сумматора подключен к входусчетчика, выходы счетчика соединеныс информационными входами четвертогоузла схем И, выходы которого подключены к входам старших разрядов буферного регистра, входы младших разрядовкоторого соединены с выходами третьего узла схем И, выходы буферного регистра подключены к информационнымвходам пятого и шестого узлов схемИ, чьи выходы через узел схем ИЛИ соединены с вторыми входами сумматора,выходы второго узла схем И подключены к входам старшего р-ичного .разряда регистра произведения, остальныевходы которого соединены с выходамидемультиплексора, чьи входы подключены к выходам первого узла схем И, выходы блока управления соединены с управляющши входами первого и второгомультиплексора, третьего и четвертого узлов схем И, пятого узла схем И,счетчика и шестого узла схем И, первой и второй схем И, первого узласхем И, демультиплексора и второгоузла схем И. 1 з.п. ф-лы, 4 ил.Изобретение относится к вычислительной технике и может быть использовано при умножении чисел в системесчисления с двоичным основанием илиоснованием, равным целой степенидвух.Цель изобретения - повышение быстродействия и точности устройства.На фиг.1 приведена блок-схемапредлагаемого устройства; на Фиг.2 -структурная схема программного блока;на фиг.З - временная диаграмма работы программного блока управления; наФиг.4 - блок-схема алгоритма управления програщного блока управления.Блок-схема устройства для умножения, содержит регистры множимого 1,множителя 2 и произведения 3 двамультиплексора ч и 5, блок 6 перемножения, сумматор 7, счетчик 8 шестьгрупп элементов И 9 - 14, демультиплексор 15, два элемента И 16 и 1,триггер,18, буферный регистр 19,,группу элементов ИЛИ 20 и программныйблок 21 управления, выходы 22 - 31блока управления.Нрограммньп блок 21 управления содержит счетчик 32, блок 33 микропрограммной памяти, регистр Зч микрокоманд, две группы элементов И 35 и 36,два элемента 37 и 38 задержки,устройство работает следующим образом.Микропрограмма записана в блоке33 микропрограммной памяти в видепоследовательности микрокоманд, адреса которых следуют в естественномпорядке и формируются с помощьюсчетчика 32.В исходном состоянии множимое Р,и множитель В записаны в регистрымножимого 1 и множителя 2 в регистре 34 микрокоманд содержится перваямикрокоманда, соответствующая адресуООО блока 33 микропрограммнойпамяти. Все триггерные элементы,счетчики и регистры устройства установлены в нуль, Процесс умножениясостоит из (в+1) циклов, Первыйцикл содержит (в 1) тактов, второйтретий (ю), и далее число тактов в каждом последующем цикле умень"шяется на единицу и последний(в+1)-й цикл состоит из одного такта. В первом такте каждого цикла производится установка счетчика 8 в исходное состояние. Такт представляетсобой Формирование частичного произведения р-ичных (1 с-разрядных двоичных) чисел множимого и множителя.Результатом работы одного цикла является Формирование суммы частичных про изведений имеющих Одинаковые веса,Рассмотрим последовательно работуустройства для различных циклов.Первый цикл. Под управлением сигналов 22 и 23мультиплексоры 4 и 5 выбирают соответствующие р-ичные разряды множимого и множителя. В блоке 6 перемножения вычисляется произведение двух1 с-разрядных двоичных чисел, поступающих на его входы с выходов мультиплексоров 2 1-разрядное произведение с выходов блока 6 перемножения н каждом такте поступает на первые входы сумматора 7, я на его вторые входы поступает через элементы И 13 и 1 частичное произведение, записан ное на предыдущем такте в буферном регистре 9 (на первом такте первого цикла - значение 000). Гсли такт является первым н данном цикле то ня вторые входы гуммятора. 7 поступает чястичпое произведение с вь 1 ходов буферного регистра 19 через элементы И 16 со сдвигом на 1 с-двоичных разрядов вправо (в сторону младших раэрядов) под управлением сигнала 26, Во всех Остальных тактах цикла на вторые вхсды сумматора 7 поступает час 35 тичное произведение с выходов буФерного регистра 19 через элементы И 14под управлением сигнала 25, Число переносов с выхода сумматора 7 Фиксируется в счетчике 8 и через элементыИ 9 дод управлением сигнала 24 эаписызяется в каждом тякте в стяршие разряды буферного регистра 19. Одновременно с этим в младшие разряды буферного регистра 19 записывается 2 Ы-разрядное (двоичное) частичное произведение с выходов сумматора 7 через элементы И 12.Второй цикл".В начале первого такта производится установка счетчика 8 в исходное состояние: Все такты этого цикла,.кроме последнего, выполняются аналогично тяктям первогО цикляе Ня пос лецнем такте второго цикла .:-двоичный разряд с выходя сукятора 7 через элемент И 16 управлением сигнала 27 фиксируется в триггере 18, 1233136Третий цикл,Первый такт этого цикла отличается от всех первых тактов остальных циклов тем что на вход перецоса сум. матора 7 через элемент И 7 под управлением сигнала 28 поступает значение с выхода триггера 18. Начиная с третьего цикла существенно отличается также работа устройства на последнем такте цикла, во время которого 2 1-разрядное частичное произведение с выходов сумматора 7 через элементы И 1 О и демультиплексор 15 под управлением соответствующих сигналов 29и 30 поступает ца входы младшего 1 -ичного разряда регистра 3 произведения и является младшим Р -ичным разрядом произведения, Все предыдущие такты цикла выполняются аналогично тактам первого и второго цикла.Последующие циклы выполняются аналогично третьему циклу.В последнем (ш+1) цикле младшие К-двоичных разрядов частичного произведения с выходов сумматора 7 поступают через элементы И 10 и демультиплексор 15 под управлением сигналов 29 и 30 на второй по старшинству- ичный вход регистра 3 произведения.Таким образом, через (в+1) циклов на выходах регистра 3 произведения будет сформировано и-разрядное произведение ь -разрядных сомножителей с точностью, равной половине единицы младшего разряда сомножителей. О 20 30 формула изобретения 1Устройство для умножения, содержащее регистр множимого, регистрмножителя, блок перемножения, сумма 40тор, триггер, счетчик, буферный регистр и регистр произведения, причеминформационные входы регистров множимого и множителя соединены соответственно с входами множимого и множите 45ля устройства, выходы произведениякоторого соединены с выходами регистра произведения. о т л и ч а ю щ е .ес я тем, что, с целью повышениябыстродействия и точности устроист 50 ва, в него введены два мультиплексора, два элемента И, шесть групп элементов. И, демультиплексор, группа элементов ИЛИ и программный блок уп 55 равления, причем выходы регистров множимогс и множителя соединены соответственно с информационными входами.первого и второго мультиплексоров,управляющие входы которых соединены соответственно с первым и вторым выходами программного блока управлеция, а выходы соответственно - с первым и вторым входами блока перемножения, выход которого соединен с входом ;первого слагаемого сумматора, вход второго слагаемого которого соединен с выходами элементов ИЛИ группы, первый и вторые входы которых соединены соответственно с выходами элементов И первой и второй групп, первые входы которых соединены с выходами буферного регистра, информационные входы старших разрядов которого соединены с выходами элементов И третьей. группы, первые входы которых соединены с выходами счетчика, счетный вход которого соединен с выходом переноса сумматора, вход переноса которого соединен с выходом первого элемента И, первый вход которого соединен с третьим выходом программного блока управления, а второй вход - с выходами триггера, вход которого соединен с выходом второго элемента И, первый вход которого соединен с четвертым выходом программного блока управления, а второй вход - с выходом 1 с-го разряда суммы сумматора (Е - количЕство двоичных разрядов в р-ичной систе"Кме счисления, р = 2 ), выходы 1 - старших разрядов суммы соединены соответственно с первыми входами элементов И четвертой группы, вторые входы которых соединены с пятым выходом программного блока управления, а выходы с информационным входом ричного старшего разряда регистра произведения, информационные входы ричных 1 - младших разрядов которого соединены соответственно с выходами демультиплексора, управляющий вход которого соединен с шестым выходом программного блока управления, а информационные входы - с выходами элементов И пятой группы, первые входы которых соединены с седьмым выходом программного блока управления, а вторые входы - с выходами суммы 1 с-младших разрядов сумматора, выходы суммы 2 к-разрядов которого соединены с первыми входами элементов И шестой группы, вторые входы которых соединены с вторыми входами элементов И третьей группы и восьмым выходом программного блока управления, а выходы - с информационньсчи входами младших разрядов буферного регистра, вторыевходы элементов И первой группы со.единены соответственно с девятым выходом программного блока управления,десятый выход которого соединен с вторыми входами элементов И второ 4 группы и тактовым входом счетчика, тактовый вход устройства соединен с входом программного блока управления.2. Устройство по п.1, о т л и - ч а ю щ е е с я тем, что программный блок управления содержит две группы элементов И, регистр микрокоманд, блок микропрограммной памяти, два элемента задержки и бчетчик, вход которого соединен с входом программного блока управления и входами первогои второго элементов задержки,выходы которых соединены соответственно с первыми входами элементов Ипервой и второй групп, вторые входы5 которых соединены соответственно сразрядными выходами регистра микрокоманд, информационный вход которогосоединен с выходами блока микропрограммной памяти, вход которого соеди 1 О нен с выходом счетчика, выходы элементов И первой группы соединены соответственно с первым, .вторым, девятым, десятым и третьим выходами программного блока управления, восьмой,15 четвертый, седьмой, шестой и пятыйвыходы которого соединены соответственно с выходами элементов И второйгруп пь 1,.Олейник Соста Техре Редактор Н.Бобк Подписн аказ 2771/50 4/ едприятие Тираж б 71 ВНИИПИ Государственного по делам изобретений 113 О 35, Москва, Ж, РаПроизводственно-полиграФическо митета СССоткрытийская наб Корректор Е, Рошк ул. Проектная, 4