Последовательное множительное устройство

О)ОЗ СОВЕТСКИХ ОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 19) 1) 4 С 06 Р 7/ ВЕННЫЙ КОМИТЕТ СССРИЗОБРЕТЕНИЙ И ОТКРЫТИИ ГОСУДАРСПО ДЕЛ ИЯ 1 ОПИСАНИЕ ИЗОБРЕТН АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 19 разРяд(56) Карцев М,А. Арифметика цифровь машин. - М.: Наука, 1969.Авторское свидетельство СССР 9 1067500, кл. С 06 Р 7/52, 1981, (54) ПОСЛЕДОВАТЕЛЬНОЕ МНОЖИТЕЛЬНОЕ УСТРОЙСТВО(57) Изобретение относится к област вычислительной техники и предназначено для одновременного умножения нескольких синхронно поступающих младшими разрядами вперед двоичных чисел. Целью изобретения являетсярасширение функциональных возможностей за счет одновременного умножениянескольких чисел. Устройство перемножает 1 синхронно поступающих младшими разрядами вперед двоичных чисел,знаки чисел подаются одновременно смладшими разрядами чисел. Произведение выдается младшими разрядами вперед, знак произведения выдается поотдельной шине. Цикл умножения состоит из (г + 1) такта, все такты одинаковой длительности. Устройство может работать с числами различнойрядности, определяемой кодом разности, максимальная разрядность чи 1233138Изобретение относится к вычисли-, , тельной технике и предназначено,цля одновременного умножения нескольких синхронно поступающих гц 1 адшими разря дами вперед двоичных чисел.Целью изобретения является расширение Функциональных воэможностей за счет одновременного умножения К сомножителей.На Фиг.1 изображена Функциональная схема последовательного множи-, тельного устройства; на Фиг,2 - Функциональная схема блока преобразования дополнительного кода сомножителя в прямой; на Фиг,З - схема блока. управления.Устройство (фиг,1) содержит К блоков 1 преобразования дополнительного кода сомножителя в прямой, группу элементов И 2, сумматор 3, блок 4 памяти, блок 5 определения знака, буФерный регистр б, выходной сумматор 7, два коммутатора 8 и 9, три тригге. ра 10-12, сумматор 13 по модулю два, элемент И-ИЛИ 14, элемент И 15, блок16 управления, входы 17 знаков сомно. жителей устройства, входы 18 сомно- жителей устройства, выход 19 знака произведения устройства, выход 20, результата устройства, вход 21 запус ка устройства, вход 22 установки устройства, выход 23 синхронизации и .входы 24 кода разрядности устройства.Блок преобразования дополчительного кода сомножителя в прямой (фиг.2) содержит триггеры 25 н 26 соответственно знака и переноса, три элемента И 27-29, сумматор 30 по модулю два, элемент ИЛИ 31, одноразрядный сумматор 32 н регистр 33 сдвига.Блок 16 управления (Фиг.3) содержит генератор 34 тактовых импульсов, регистр 35 сдвига, коммутатор 36, дешиФратор 37, ТК-триггер 38, В-триггер 39, выход 40 г-состояния, выход41 (т + 1)-состояния, выход 42 установки и выходы 43 дешиФратора кодаразрядности.Устройство работает следующим образом.Сомножители подаются в дополнительных кодах младшимн разрядами вперед на входы 18. Знаки поступают одновременно с младшими разрядами сомножителей на входы 17. Сомножителязаписаны в ниде правильгных дробей и содержат т разрядов беэ учета знака, Произведение выдается н дополнитель 25 30 35 сумматоре 32 образуется его положительный эквивалент, который вводится в регистр ЭЗ. Положительный сомножигель вводится в регистр 33 без изменения. Значения разрядов регистров ЗЗ через элементы И 2 группы подаются на входы сумматора 3 нескольких чисел, а результат с,его выходов на соответствующие входы блока 4 памяти, выходы которого соединены с входами сумматора 3 со смещением на- 4 разрядов вправо в сторону младших разрядов. Каждым тактом на выходах сумматора 3 образуется результат данного такта, старшая часть которого подается на параллельные входы бу. Ферного регистра 6. В это время на вход разрешения записи буФерного регистра 6 подается г-состояние с выхода 41 блока 16 управления. По (т + 1)-му такту в буФерный регистр б записывается старшая часть произведенна, младший разряд которой подается через коммутатор 9 на вход выходного сумматора 7, а затем на выход 20. На сумматоре 13 по модулю два производится инверсия произведения,если оно отрицательно, триггер 10 и элемент И-ЕИ 14 служат для запоминания текущего переноса и введения дополнительной единицы младшего разряда при инверсии произведения, Коммутатор 9 нужен для вывода произведения иэ буФерного регистра 6 при раз-личной разрядности и управляется с ном коде младшими разрядами вперед,знак выдается по отдельной шине.С каждьм тактом более младший разряд сомнгзжителей замещается в блоках преобразования дополнительного кодасомножителя в прямой более старшим.Частичньге произведения второго тактасуммируются с результатом первого такта, сдвинутым на г = 4 разряда вправо в сторону младших разрядов,что дает результат второго такта. Затегг частичные произведения третьего такта суммируются с результатом вто,.рого такта, сдвинутым на К " 4 разряда вправо, что дает результат третьего такта. Знак сомножителя с входа 17 передается на вход одноразрядного сумматора 32 и на вход сумматора 30 по модулю два. Рсли знак равен единице (сомножитепь отрицания), то разряды сомножителя с входа 18 подаются на вход сумматора 32 инвертированными. При отрицательном сомножителе наО 5 20 25 30 выходов 43 дешифратора кода разрядности, на входы 24 которого подается код разрядности. Смену кода разрядности на входах 24 нужно производить после вывода полученного произведения полностью, т.е. после перного такта ноного цикла, с учетом задержки ввода при меньшей разрядности, сразу после снятия сигнала синхронизации на выходе 23. Коммутатор 8 предназначен для подачи единицы коррекции при различной разрядности сомножителей. Единица коррекции подается на вход выходного сумматора 7 при (г + )-состоянии с выхода элемента И 15. На входы коммутатора 8 для этого с выходов блока 4 памяти подается при (г + 1)-состоянии значение старшего разряда младшей части произведения, а управление производится сигналами с выходов 43 дешифратора 37 блока 1 б управления; Знаки сомножителей с входов 17 подаются также на входы блока 5 определения знака, где по выражениюзнак П = С + С 2 + СХ + С 4 образуется знак произведения, который подается на информационный вход триггера 11 и записывается н него первым тактом при наличии сигнала установки с выхода 42 блока 1 б управления. По (г + 1) -му такту знак произведения передается в триггер 12 и на выход 19. Формула изобретения Последовательное множительное устройство, содержащее группу элементов И, сумматор, три триггера, дна коммутатора, блок памяти, элемент И-ИЛИ, буферный регистр, выходной сумматор и блок управления, содержащий генератор тактовых импульсов, регистр сдвига, коммутатор, О-триггер, 1 К-триггери дешифратор, информационные входы которого соединены с входом кода разрядности устройства, вход запуска которого соединен с 1-входом 1 К-триггера блока управления, входы установки в "0" 0-триггера и 1 К-триггера которого соединены с входом установки устройства, выход генератора тактовых импульсов блока управления соединен с синхровходами регистра сдвига, 0-триггера и 1 К-триггера блока управления информационный вход регистра сдвига которого соединен с шиной еди" ничного потенциала устройства, а вы 35 40 45 50 55 ход - с информационным входом коммутатора блока управления, упранляющийвход которого соединен с выходом дешифратора блока управления и управляющими входами первого и второгокоммутатора, выход Р-триггера блокауправления соединен с инверсным ипервым прямым входами элемента И-ИЛИ,выход элементов И группы соединен с входами первого слагаемого сумматора, выход второго слагаемого которого соединен с информационным входом первого коммутатора и выходомблока памяти, информационный вход которого соединен с выходом сумматораи информационным входом буферного регистра, выход которого соединен с информационным входом второго коммутатора, выход суммы выходного сумматора соединен с выходом результата устройства, о т л и ч а ю щ е е с ятем, что, с целью расширения функциональных возможностей за счет одновременного умножения К сомножителей, внего введены блок определения знака,сумматор по модулю два, элемент И иК блоков преобразования дополнительного кода сомножителя н прямой, каждый из которых содержит триггер знака, триггер переноса, три элемента И, элемент ИЛИ, сумматор по модулюдна, одноразрядный сумматор и регистрсдвига, причем входы знаков сомножителей устройства соединены с входами знаков К блоков преобразованиядополнительного кода сомножителя впрямой и. соответствующими входамиблока определения знака, выход которого соединен с информационным входом первого триггера, выход которогосоединен с информационным входом второго триггера, выход которого соединен с выходом знака произведения устройства, с входом первого слагаемогосумматора по модулю два и вторым прямьщ входом элемента И-ИЛИ, третийпрямой вход которого соединен с выходом третьего триггера, информационный вход которого соединен с выходомпереноса выходного сумматора, входпервого слагаемого которого соединен.с выходом элемента И-ИЛИ, а вход второго слагаемого - с выходом элементаИ, первый вход которого соединен свыходом первого коммутатора, а второйвход - с выходом Э-триггера блока управления, выход 1 К-триггера которогосоединен с синхровходом устройства,с входом установки н 0 регистрасдвига блока управления, с синхровхо 1 дами блока памяти и первого триггера и входами установки в иОи К блоков преобразования дополнительного кода сомножителя в прямой, выходы которых соединены с соответствующМи входами элементов И группы, а входы сомножителей - с входами сомножителй устройства, выход коммутатора блока управления соединен с П-входом 0-триггера и К-входом 1 К-триггера блока управления, с синхровходом второго триггера и входом переключения режимов буферного регистра, выход второго коммутатора соединен с входом второго слагаемого сумматора по модулю два, выход которого соединен с входом третьего слагаемого выходного сумматора, а в каждом иэ блоков преобразования дополнительного кода сомножителя в прямой выход регистра сдвига соединен с выходом блока преобразования дополнительного кода сомножителя в прямой, вход знака которого соединен с информационным входом триггера знака и первым входом первого элемента И, второй вход которого соединен с инверсными входами второго и третьегорого соединенножителя блокадополнительноготеля в прямой. с входом сом преобразования кода сомножи -элементов И, входом сброса регистрасброса, входом установки в "О" блокапреобразования дополнительного кодасомножителя в прямой и синхровходомтриггера знака, выход которого соединен с прямым входом второго элементаИ, выход которого соединен с первымвходом элемента ИЛИ, второй вход которого соединен с выходом первогоэлемента И и входом первого слагаемого одноразрядного сумматора, входвторого слагаемого которого соединенс выходом сумматора по модулю два,а вход третьего слагаемого " с выходом третьего элемента И, прямой входкоторого соединен с выходом триггерапереноса, информационный вход которого соединен с выходом переноса одноразрядного сумматора, выход поразрядной суммы которого соединен с информационным входом регистра сдвига,выход элемента ИЛИ соединен с входомпервого слагаемого сумматора по модуд лю два, вход второго слагаемого кото1233138 Составитель Е.Захарченкедактор И.Николайчук Техред Л.Олейник рректор Е. Рошк Заказ 2771/50ВНИИПИ исно по д1303 Проектна оизводственно-полиграфическое предприятие, г. Ужгоро Тираж б 7 осударственног ам изобретений Иосква, Ж,1 По комитета СССРи открытийРаушская наб., д.