Устройство для деления 48-разрядных чисел

ZIP архив

Текст

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 09) (11) Р 7 5 ИЕ ИЗОБРЕТЕН ПИСА ВТОРСН аров;,ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРпО делАм изОБРетЕний и ОтнРытий СВИДЕТЕЛЬСТВУ(54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ 48-РАЗРЯДНЫХ ЧИСЕЛ(57) Изобретение относится к областивычислительной техники и может бытьиспользовано в арифметических устройствах высокопроизводительных цифровыхвычислительных машин в качестве отдельного функционального устройства,Данное устройство представляет собойконвейер, в связи с чем оно поделенона части-сегменты, причем каждомусегменту конвейера соответствует комбинационный блок, осуществляющий определенный этап обработки, и регист ровая память, служащая для промежу-,точного хранения инйормации, Положи"тельный, эффект изобретения состоитв расширении Функциональных возможностей устройства, в увеличении быстродействия выполнения операции деления,в повышении точности, частного до 47верных разрядов и в обеспечении возможности дополнительного распараллеливания вычислений благодаря освобож -дению устройства умножения для выполнения своей основной функции,1 ил, 12397Изобретение. относится к вычислительной технике и может быть использовано в арифметических устройствахвысокопроизводительных машин.Цель изобретения - повышение производительности устройства,Схема устройства деления сорокавосьмираэрядных чисел представленана чертеже,Устройство содержит регистр 1 делителя, регистр 2 делимого, входныешины 3 и 4 делителя и делимого, выходную шину 5 результата, регистры 628, регистр 29 результата, блок 30памяти, сумматоры 31-34, умножители 1535-50, сумматор 51 с сохранением переносов и сумматор 52, входную шину53 тактовых импульсов устройства,Устройство работает следующим об 20разомПредлагаемое устройство является конвейерным, в связи с чем оно .поделено на части - сегменты, причемкаждому сегменту соответствует комбинационный блок, осуществляющий определенный этап обработки, и регистровая память, служащая для промежуточного хранения информации,Для обеспечения точности частногов 47 верных двоичных разрядах за две 30итерации (второго и третьего порядкаточности соответственно) необходимоиметь заранее вычисленное начальноеприближение (Хр) с не менее, чемсемью верными двоичными разрядами,Начальные приближения сведены в таблицу, из которой они выбираются припомощи восьми разрядов нормализованного делителя, расположенных справаот старшей единицы, Таблица начальных приближений хранится в блоке 30памяти,соответственно первая, вторая итретья шестираэрядные группы множителя Х На выходах первого, второгои третьего умножителей 35 - 37 образуются три двухрядных кода. Далееполученные двухрядные коды суммируются совместно с удвоенным значениемначального приближения в обратномкоде (-2 Хр), поступающего с регистра24 на сумматор 31 На выходе сумматора 31 образуется выражение (-2 Хр++ Х С ), которое запоминается в регистре 12 в обратном коде,Восемнадцать старших разрядов выраженияаХл = 2 Хр - Хр С,где Х - первое приближение обратнойвеличины делителя С, с инверсноговыхода регистра 12 поступают на. первый вход умножителя 38, на второйвход которого подается 48-разрядноезначение С, задержанное на регистрах6, 8, 10 и 13, Производится умножение СХ . На выход умножителя 38 пос-,тупает 38-разрядная величина 1-СХл,получаемая путем отсечения шестнадцати старших и двенадцати младшихразрядов произведения СХА,В блоке 39 осуществляется умножение АХл, где А - делимое, На первыйвход блока 39 умножения поступаетвеличина Х, на второй вход с регистра 2 делимого через регистры 7, 9, 1и 14 подается 48-разрядное значениеА. На выходе блока 39 образуется путем. отсечения десяти младших разрядов56-разрядное значение АХл .Обратная величина делителя с точностью в 47 верных разрядах( Хд)может быть вычислена при помощи выраженияНа вход блока 30 с регистра 1 пос" тупает значение делителя ( С), старшие разряды которого адресуют в таблице начальных приближений девяти- разрядное значение Хр, поступающее на первый выход блока 30 памяти, на второй выход которого выбирается 18- разрядное значение квадрата начального приближения (Хр).Формирование и суммирование частичных произведений, разделенных на три группы, осуществляется при помощи первого, второго и третьего умножителей 35 - 37, на вторые входы которых подается множимое С. На первые входы умножителей 35 - 37 подаются Х, = Х+ Х, (1-СХ) ++ Хл (1-СХ 1 ) (1-С 1 ) (1) 45Для получения частного В необходимо Х умножить на делимое А;В =- АХ е = АХл + АХл (1 СХл ) ++ АХ (1-СХ,1 ) (1-СХ) . (2)50С целью увеличения быстродействияработы устройства деления при усло-.вии достижения точности результатав 47 верных двоичных разрядов выра 55 жение 2 преобразуется следующимобразом;АХ =- (АХл) + (АХ 4), + АХл х(1 - СХа) - старшие 24 разряда выражения (1-СХ 1).1 ОНа умножителях 40, - 43 и на сум 1 маторе 32 осуществляется вычислениевыражения АХ (1-СХ 1 )На вторые входы умножителей 4043 поступает множимое АХ,На первыевходы умножителей подаются соответственно первая, вторая, третья и четвертая шестиразрядные группы множителя (1-СХ)с, На выходе умножителей40 - 43 образуются четыре двухрядныхкода, которые суммируются на сумматоре 32, на выход которого поступает40-разрядное выражение АХА (1-СХ А),которое запоминается в буферном регистре 21, На регистре 17, умножителях 44 - 46 и на сумматоре 33 вычисляется выражениеАХ(1-СХ 1)м + (АХ),где (1-СХ,1) М = (1-СХ ) - (1-СХ 1 ),30На первые входы умножителей 4446 поступают 14 с младших разрядоввыражения (1-СХ 1),На вторые входы умножителей 44-46поступает множимое АХА . На первыевходы умножителей 44 и 45 подаютсясоответственно первая и вторая шестиразрядные группы множителя (1-СХ 1)1,на первый вход умножителя 46 поступают два младших разряда (1-СХА)да. 1 ОНа выходе умножителей 44 - 46 образуются три двухрядных кода, которые,суммируются совместно с двадцатьюпятью младшими разрядами величиныАХ,1 с регистра 17 на сумматоре 33,на выход которого поступает выражениеАХ . (1-СХ)у + (АХ 4)у(,которое запоминается в. регистре 22,На сумматор 34 осуществляется сложение величин АХ,1 е(1-СХ)22 и2 Й а (1-СХ)2 + (АХх)щ, которые подаются на первый и второй входы сумматора 34 соответственно с выходов регистров 21 и 22. На выходе суммато. - ра 34 образуется 40-разрядное выражение АХ (1-СХ 1) + (АХ)1, которое запоминается в буферном регистре 25. 12На умножителях 47 - 50 и на сумматоре 51 вычисляется выражениеАХ, ( -СХ, ),-СХ, ) + АХг хх г)-СХа) + (АХЯм где 1 Ах (1 -сх ) + гахн)д)ас 25 младппх разрядов величины АХ (1-СХ,1)++ (АХ)м,Га первые входы умножителей 4750 подаются соответственно первая,вторая, третья и четвертая шестираз- .рядные группы множителя (1-СХ), ана вторые - множимое АХ (1 СХл)аузлов умножения 47 - 50, Образуютсячетыре двухрядных кода, которые суммируются совместно с двадцатьюпятью младшими разрядами велИчиныАХ (1-СХ) + (АХ)м на сумматоре 51с сохранением переносов, Полученныйдвухрядный код поступает на первыйи второй входы сумматора 52,30-РазРЯдное значение (АХ 1)с дзадержанное на регистрах 15, 19, 23,26 и 28, поступает на третий входсумматора 52Значение пятнадцати.старших разрядов АХ 1 (1-СХ 1) + (АХ)и,задержанное на регистре 27, поступает на четвертый вход сумматора 52, свыхода которого сорокавосьмиразрядное значение частного с сорока семьюверными разрядами принимается на выходной регистр 29,Формула изобретенияУстройство для деления 48-разрядных чисел, содержащее регистр делителя, блок памяти, два умножителя, два сумматора, двадцать один регистр и выходной регистр, причем информационный вход регистра делителя является входом делителя устройства, выход регистра делителя подключен к адресному входу блока памяти и к информационному входу первого регистра, выход первого регистра подключен к информационному входу второго регистра, выход второго регистра подключен к информационному входу третьего регистра, выход третьего регистра подключен к информационному входу четвертого регистра, выход первого сумматора подключен к информационному входу пятого регистра, выходы четвертого и пятого, регистров подключе" ны соответственно к первому и второ-.му информационным вхоцаМ первого умножителя, выход первого умножителя подключен к информационному входу шестого регистра, выход шестого регистра подключен к информационному входу седьмого регистра, выход седьмого регистра подключен к информационному входу восьмого регистра, выход девятого регистра подключен к 10 информационному входу десятого регистра, вьход десятого регистра подключен к информационному входу одиннадцатого регистра, выход одиннадцатого регистра подключен к информационному входу двенадцатого регистра, выход тринадцатого регистра подключен к информационному входу четырнадцатого регистра, выход четырнадцатого регистра подключен к информа ционному входу пятнадцатого регистра, выход пятнадцатого регистра подклю-, чен к информационному входу шестнад. цатого регистра, выход шестнадцатого регистра подключен к информацион ному входу семнадцатого регистра, выход восемнадцатогорегистра подключен к информационному входу девятнадцатого регистра, выходы семнадцатого и девятнадцатого регистров под-. ЗО ключены соответственно к первому и второму информациционным входам второго сумматора, выход второго сумматора подключен к информационному входу выходного регистра, выход выходного регистра является выходомрезультата устройства, о т л и ч аю щ е е с я темчто с целью повышения производительности, в него введены регистр делимого, три сумматоращумматор с сохранением переносов, два регистра и четырнадцать умножителей, причем информационный вход двадцать второго регистра подключен к первому . информационному выходу блока памяти, первые информационные входы третьего, четвертого и пятого умножителей подключены к второму информационному выходу блока памяти, вторые информационные входы третьего, четвертого и пятого умножителей подключены к :выходу первого регистра, выход двадцать второго регистра и выходы поразрядных переносов третьегочетвертого и пятого умножителей подключены соответственно к первому, второму, третьему и четвертому информационным вхоцам первого сумматора, вход регистра делимого является входом делимого, выход регистра делимого подключен к информационному входу девятого реги" страпервый и второй информационные входы второго умножителя подключены соответственно к выходам пятого и двенадцатого регистров, выход первого умножителя подключен к первым инфор мационным, входам шестогоседьмого, восьмого девятого, десятого, одиннадцатого и двенадцатого умножителей, выход второго умножителя подключен к вторым информационным входам шестого, седьмого, восьмого, девятого, десятого, одиннадцатого и двенадцатого умножителей и к информационным входам двадцать третьего и тринадцатого регистров, выходы поразрядных переносов шестого, седьмого, восьмого и девятого умножителей подключены соответственнок первому, второму, третьему и четвертому информационным входам третьего сумматора, выход двадцать третьего регистра.и выходы адресных переносов десятого одиннадцатого и двенадцатого умножителей подключены соответственно к первому, второмутретьему и четвертому информационным входам чет" вертого сумматора, выход третьего сумматора подключен к информационному входу двадцатого регистра, выход четвертого сумматора подключен к информационному входу двадцать первого регистра, выход восьмого регистра подключен к первым информационным входам тринадцатого, четырнадцатогопятнадцатого и шестнадцатого умножи-, телейвыход двадцатого регистра подключен к вторым информационным входам тринадцатого, четырнадцатого,пятнадцатого и шестнадцатого умножителей и к первому информационному входу пятого сумматора, выход двад цать первого регистра подключен к второму йнформационному входу пятогосумматора, выхоц пятого сумматора подключен к информационному входу. восемнадцатого регистра, первый, второй, третий, четвертый и пятый входы сумматора с сохранением переносов подключены соответственно к выходам поразрядных переносов тринадцатого, четырнадцатого, пятнадцатого и шестнадцатого умножителей и к выходу во-; семнадцатого регистра, выход поразрядных переносов и выход разрядных сумм сумматора с сохранением перено12397 О Составитель СТехред Л.Олейн е рректор Е, Рошк едактор ЕПап каз 3397/ 71 Тир НИИПИ Государстве по делам изобрет 13035, Москва, Ж писное татии го коми ии и отк Раушск 4/ аб Производственно-полиграфическое предприятие, г. Ужг ул. Проектная, 4 сов подключены соответственно к третьему и четвертому информационным входам второго сумматора, выходы поразрядного результата третьего, четвертого и пятого умножитеЛей подключенысоответственно к пятому, шестому иседьмому информационным входам первого сумматора, выходы поразрядногорезультата шестого, седьмого, восьмого и девятого умножителей подключенысоответсТвенно к пятому, шестому,седьмому и восьмому информационнымвходам третьего сумматора, выходы поразрядного результата десятого, один 12 8надцатого и двенадцатого умножителейподключены соответственно к пятому,шестому и седьмому информационнымвходам четвертого сумматора, выходыпоразрядного результата тринадцатого,четырнадцатого, пятнадцатого и шестнадцатого умножителей подключены соответственно к шестому, седьмому,восьмому и девятому информационнымвходам сумматора с сохранением переносов, входы синхронизации всех регистров устройства объединены междусобой и подключены к входу тактовыхимпульсов устройства,

Смотреть

Заявка

3825559, 17.12.1984

ПРЕДПРИЯТИЕ ПЯ А-3390

БОЯРСКИЙ АЛЕКСАНДР ЕВГЕНЬЕВИЧ, ЗАХАРОВ ЮРИЙ ВИКТОРОВИЧ, МИТРОПОЛЬСКИЙ ЮРИЙ ИВАНОВИЧ, УСАН АЛЕКСАНДР АЛЕКСАНДРОВИЧ, ШНИТМАН ВИКТОР ЗИНОВЬЕВИЧ, ЩЕННИКОВ ВЛАДИМИР ВЕНИАМИНОВИЧ

МПК / Метки

МПК: G06F 7/52

Метки: 48-разрядных, деления, чисел

Опубликовано: 23.06.1986

Код ссылки

<a href="https://patents.su/5-1239712-ustrojjstvo-dlya-deleniya-48-razryadnykh-chisel.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для деления 48-разрядных чисел</a>

Похожие патенты