Устройство для деления десятичных чисел

(51) 4 С 06 ИЗОБРЕ ДЕТЕЛЬСТВУ И ОПИСАНИ А ВТОРСНОМУ техническии ин(5 (5 1976.СССР 1976,СССР1978,СССР 4. А.чисй вы темы. -М кие опеельных марис. 9-3 5 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(72) А.А,Шостак3) 681.325(088,8)6) Авторское свидетельст744562, кл . С 06 Р 7/52,Авторское свидетельствоВ 598075, кл. С 06 Р 7/52,Авторское свидетельствоВ 656087, кл. С 06 Р 7/52,Авторское свидетельствоУ 1056183, кл, С 06 Р 7/52Дроздов Е,А., КомарницкиПятибротов А.П. Электроннылительные машины единой сиМашиностроение, 198,Ричардс Р.К. Арифметичерации на цифровых вычислитшинах.-М .: ИЛ, 1957, с.292( 4) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ДЕСЯТИЧНЫХ ЧИСЕЛ(57) Изобретение относится к вычислительной технике и может быть ис. пользовано в высокопроизводительных вычислительных машинах выполняющих операции десятичной арифметики, Целью изобретения является сокращение количества оборудования устройства за счет совмещения операции выделения кратных делителя и получения десятичной цифры частного в течение одного такта работы устройства. Устройство содержит регистры делимого, делителя и частного, блок формирования кратного делителя, восемь вычитателей, сумматор, блок формирования циф-, ры частного, Выходы разрядов регистра делителя соединены с входами блока формирования кратного делителя и входами вычитаемого первого, пятого, шестого, восьмого вычитателей и входами второй группы сумматора, Выходы регистра делимого соединены с входами уменьшаемого первого, второго, третьего и четвертого вычитателей. Выходы всех вычитателей, сумматора и регистра делимого соединены с вхо даья коммутатора, кроме того, выходы второго вычитателя соединены с входами уменьшаемого пятого. вычитателя, С выходы третьего вычитателя соединены с входами уменьшаемого шестого и ф седьмого вычитателей, выходы четвертого вычитателя соединены с входами уменьшаемого восьмого вычитателя и фф входами первой группы сумматора, Вы- К) ходы знаковых разрядов вычитателей )1 Й и сумматора соединены с входами бло- мыл ка формирования цифры частного . Первая группа выходов блока соединена фр соответствующим образом с группой управляющих входов одиннадцатого коммутатора, а вторая группа выходов соединена с информационными входами младшего разряда регистра частного. ,Э 3 ил., таблица.айь-у у 2 У 2 у 1 1Изобретение относится к вычислительной технике и может быть использовано в вычислительных машинах, выполняющих операции десятичной арифметики,Цель изобретения - сокращение количества оборудования устройства,На фиг.1 приведена функциональнаясхема устройства для деления десятичных чисел; на фиг.2 - схема блокаформирования кратных делителя; нафиг.3 - функциональная схема блокаформирования цифры частного,Устройство для деления десятичныхчисел содержит вычитатели 1-8, сумматор 9, блок 10 формирования кратных делителя, коммутатор .11, блок 12формирования цифры частного, регистры 13-15 делимого, делителя и частного. соответственно и управляющийвход 16 устройства. Выходы разрядоврегистра 13 делимого соединены с ин-.формационными входами первой группыкоммутатора 11 и входами уменьшаемого первого 1, второго 2, третьего 3и.четвертого 4 вычитателей, выходыразрядов регистра 14 делителя соединены с входами блока 10 формированиякратных делителя, входами вычитаемого первого 1, пятого 5, шестого 6 ивосьмого 8 вычитателей .и входами второй группы сумматора 9, выходы 17первой группы блока 10 формированиякратных делителя соединены с входамивычитаемого второго 2 и седьмого 7вычитателей соответственно, выходы18 второй группы блока 10 формирования кратных делителя соединены с входами вычитаемого третьего вьгчитателя 3, выходы 9 третьей группы блока 10 формирования кратных делителясоединены с входами вычитаемого четвертого вычитателя 4, выходы первоговычитателя 1 соединены с информационными входами второй группы коммутатора 11, выходы второго вычитателя 2соединены с входами уменьшаемого пятого.вычитателя 5 и с информационными входами третьей группы коммутатора 11, выходы третьего вычитателя3 соединены с входами уменьшаемого шестого 6 и седьмого 7 вычитателей и информационными входами четвертойгруппы коммутатора 11, выходы четвертого вычитателя 4 соединены с входами уменьшаемого восьмого вычитателя 8, входами первой группы сумматора 9и информационными входами пятой группы коммутатора 11, выходы пятого 5,шестого 6, седьмого 7 и восьмого 8 вычитателей соединены с информационными входами с шестой по девятуюгрупп коммутагора 11, выходы сумматора 9 соединены с информационными входами десятой группы коммутатора11, выходы которого соединены с информационными входами регистра 13делимого, выходы 20, 21, 23, 27, 22,24, 25 и 28 знаковых разрядов вычитателей 1-8 соответственно соединены с первого по восьмой входами блока 12 формирования цифры частного,выхоц 26 знакового разряда сумматора 9 соединен с девятым входом блока 12 формирования цифры частного,первая группа выходов 29 которогосоединена с группой управляющих входов коммутатора 11, а вторая группа выходов 30 соединена с информационными входами младшего разряда регистра 15 .частного, входы разрешениязаписи информации регистров 13-15 делимого, делителя и частного соответственно соединены с управляющим входом 16 устройства; Предполагается, что делимое Х и ,целитель У правильные нормализованные положительные дроби, т,е. что 1/10 с Х,У с 1,1241235 Продолжение таблицы 4 ХУ 8 У ХУ ХУ Х - 5 У ХУ ХУ 2 У ХУ ХУ ХУ 20 На выходы первой группы сумматора 9 подается значение разности ХУ(см.таблицу), образованной на выходах четвертого вычитателя 4, а навходы второй группы сумматора 9 поступает значение делителя У, На выходах сумматора 9 формируется результат ХУ + У=ХУ, который соответ 25ствует разности при значении десятичной цифры частного равном семиБлок 1 О предназначен для формирования двухкратного, четырехкратногои восьмикратного делителей. Эти кратные в двоичной системе счисления могут быть образованы простым сдвигоминформации соответственно на один,два и три двоичных разряда в сторону старших разрядов. В десятичнойсистеме счисления, при формировании 35указанных кратных по методу сдвигавозникают определенные трудности,такие как организация десятичных переносов в более старшие разряды икоррекция результата. На фиг.2 по в 40казан один из возможных вариантов реализации блока 10 формирования кратных делителя, в основу которого положена операция удвоения. В двоичной системе счисления удвоение может быть выполнено с помощью сдвигакажДой двоичной цифры в соседнийстарший разряд. В десятичной системе счисления при использовании кода .8421 может быть применена такая же 50процедура сдвига, однако, если удвоенная цифра равна или больше десяти, как и при сложении двух десятичных цифр, необходимо сформировать десятичный перенос и выполнить коррекцию путем добавления "+6". Удвоение" десятичного числа можно выполнить инесколько другими способами,Блок 10 формирования кратных делителя содержит узлы 31 - 31 удвоения, причем входы первого узла 31 удвоения являются входами блока 10, выходы первого узла 31 удвоения соединены с входами второго узла 31 удвоения и являются первой группой выходов 17 блока 10, выходы второго узла 312 удвоения соединены с входами третьего узла 315 удвоения и являются второй группой выходов 18 блока 10, выходы третьего узла 31 удвоения являются третьей группой выходов 19 блока 10, На выходах 17 первой группы блока 1 О формируется двухкратный, на выходах 18 второй группы блока 10 - четырехкратный, на. выходах 19 третьей группы блока 10 восьмикратный делители, В блоке 10 кратные делители формируются посредством многократного выполнения в узлах 31- 31 операции удвоения.Так например, восьмикратный делитель формируется на выходах 19 третьей группы блока 10 в результате последовательного выполнения трех операций удвоения на первом, втором и третьем узлах 31 - 31 удвоения. По управлению сигналом, образованным на выходах 29 первой группы блока 12, коммутатор 11 выбирает в качестве очередного остатка результат одного из вычитателей 1-8 или результат сумматора 9, или содержимое регистра 13 делимого. Каждый разряд коммутатора 11 может быть реализован на одном логическом элементе 2 И 10 ИЛИ.Блок 12 по знакам вычисленных в устройстве разностей формирует на своих выходах 30 одну десятичную1241235 цифру частного, а также управляет го, представленной в коде 8421; Р3 выборкой через коммутатор 11 той значение энако:вого разряда вычитатеразности, которая должна быть исполь - ля или сумматора с порядковым номезована в следующем такте работы уст-ром 1; предполагается, что значение ройства в качестве текущего остатка. знако:вого разряда равно нулю, если Пусть УС - управляющий сигнал, раз- разность положительная, в противном решающий коммутатору 11 в качестве случае оно равно единице), Тогда очередного остатка выборку резуль- система логических уравнений, опитата, сформированного на выходе уз сывающих Функционирование блола с порядковым номером д (2и 24 - ка 12 Формирования цифры час- соответственно старшая и младшая дво- тного, может иметь следуюший ичные цифры десятичной цифры частно- видЙ.УС =Р 1 РУС,=Р Р, УС 9 =Р 9 Р,; УС=Р 4 Рб 7С -Р 7 Рц 1Р 4 1 УС Р 12 УС 4+УС 2УСэ+УС 6+УС+УСф9,9 4УС+УС 9+УС +УС 9 24 УС +УС 4+УС+УСв+УС формула из обретения Устройство дпя деления десятичных чисел, содержащее регистры делимого, делителя. и частиого, блок Формирования кратных делителя, вычитатели, блок Формирования цифры частного и коммутатор, причем входы уменьшаемого первого, второго, третьего и четвертого вычитателей соединены с инФормационными входами первой группы коммутатора и выходами разрядов регистра делимого, входы вычитаемого первого вычитателя соединены с входами блока Формирования кратного делителя и с выходами разрядов регистНа фиг,3 изображена функциональная схема блока 12 Формирования цифры частного, реализованная по приведенным выше логическим выражениям, Блок содержит элементы НЕ 321 - 329, элементы И 33 - 33 и элементы ИЛЙ 34 - 34Устройство для деления десятичных чисел работает следующим образом,На этапе подготовки в его регистры 13 и 14 последовательно или парал ЗО лельно во времени загружаются п 1-разрядные двоично-десятичные коды соответственно делимого Х и делителя У.После записи операндов во входные регистры устройства одновременно начинают работать вычитатели 1-4 первого логического уровня, на выходах которых формируются разности в соответствии с выражениями, приведенными в таблице, Вычитатели 5-8 и сумматор 9 второго логического уровня начина- ф ют работать спустя время Т от момента приема операндов во входные регистры устройства(С - задержка информации на одноразрядном десятичном вычитателе), Предполагается, что во всех вычитателях заем распространяется по сквозному принципу, а в сумматоре 9 перенос организован сквозным образом. По истечении времени, равг О ного примерно времени вычитания двух (пН.2)-разрядных десятичных чисел, коммутатор 11 выбирает в качестве очередного остатка результат одного из вычитателей 1-8 или результат сумматора 9 или содержимое регистра 13 делимого, которое далее записывается в регистр 13 делимого со сдвигом на один десятичный разряд в сторону старших разрядов, Одновременно с этим по знаковым разрядам образованных в устройстве разностей в блоке12 формируется согласно приведенным выражениям одна десятичная цифра частного, значение которой записывается в младший разряд регистра 15 частного одновременно с выполнением в нем сдвига информации на один десятичный разряд в, направлении старших рязрядов, На этом первый такт определения наиболее старшей цифры частного заканчивается и начинается второй такт, который выполняется аналогичным образомПосле выполнения ш тактов в регистре 15 сформируется ш-разрядное частное, Запись информации в регистр 13 делимого, а также запись и сдвиг информации в регистре 15 частного могут быть осуществлены но одному и тому же импульсу, поступающему на управляющий вход 16 устройства, 1241235групп коммутатора соответственно, вы первого по восьмой входами блока фор 20 25 30 35 ра делителя, входы вычитаемого второго, третьего и четвертого вычитателей соединены с выходами первой, второй и третьей групп блока формирования кратных делителя соответственно, выходы вычитателей с первого по восьмой соединены с информацион - ными входами с второй по девятую ходы которого соединены с информа -ционными входами регистра делимого,выходы знаковых разрядов с первогопо восьмой вычитателей соединены с мирования цифры частного соответст -венно, первая группа выходов которо -го соединена с группой управляющихвходов коммутатора, а вторая группавыходов соединена с информационными входами младшего разряда регистра частного, входы разрешения записи информации регистров делимого, делите -ля и частного соединены с управляющим входом устройства, о т л и ч а -ю щ е е с я тем, что, с целью сокращения объема оборудования, входыуменьшаемого пятого вычитателя соединены с выходами второго вычитателя,.входы уменьшаемого шестого,вычитателя соединены с входами уменьшаемого седьмого вычитателя и выходами третьего вычитателя входы уменьшаемого восьмого вычитателя соединены с входами первой группы сумматора и выходами четвертого вычитателя, входы вы -читаемого пятого вычитателя соединены с входами вычитаемого первого,н шестого и восьмого вычитателеи и входами второй группы сумматора, входывычитаемого седьмого вычитателя соединены с входами вычитаемого второго вычитателя, выходы сумматора соединены с информационными входами десятой группы коммутатора, выход знакового разряда сумматора соединен сдевятым входом блока формированияцифры частного, который содержит де 1вять элементов НЕ, восемь элементовИ и четыре элемента ИЛИ, причем первый вход блока формирования цифрычастного соединен с входом первого элемента НЕ, выход которого соединенс первым входом первого элемента И,.второй вход блока формирования цифры частного соединен с вторым входомпервого элемента И и входом второгоэлемента НЕ, выход которого соединен 40 45 50 с первым входом второго элемента И,третий вход блока формирования цифры частного соединен с вторым входомвторого элемента И и входом третьегоэлемента НЕ, выход которого соединенс первым входом третьего элемента И,четвертый вход блока формированияцифры частного соединен с вторым входом третьего элемента И и входом четвертого элемента НЕ, выход которогосоединен с первым входом четвертогоэлемента И, пятый в 1 од блока формирования цифры частного соединен свторым входом четвертого элемента Ии входом пятого элемента НЕ, выходкоторого соединен с первым входомпятого элемента И, шестой вход блока,формирования цифры частного соединенс вторым входом пятого элемента И ивходом шестого элемента НЕ, выход которого соединен с первым входом шестого элемента И, седьмой вход блокаформирования цифры частного соединенс вторым входом шестого элемента Ии входом седьмого элемента НЕ, выход которого соединен с первым вхо;,дом седьмого элемента И, восьмойвход блока формирования цифры частного соединен с вторым входом седь-мого элемента И и входом восьмогоэлемента НЕ, выход которого соединенс первым входом восьмого элемента И,девятый вход блока формирования цифры частного соединен с вторым входомвосьмого элемента И и входом девято 1го элемента НЕ, выход которого соединен с первыми входами первого ичетвертого элементов ИЛИ, второйвход первого элемента ИЛИ соединенс выходом восьмого элемента И, первый вход второго элемента ИЛИ соединен с выходом четвертого элемента И,первый вход третьего элемента ИЛИсоединен с выходом второго элементаИ, вторые входы второго и четвертогоэлементов ИЛИ соединены с выходомпятого элемента И, третий вход второго элемента ИЛИ соединен с вторымвходом третьего элемента ИЛИ и выходом шестого элемента И, четвертыйвходвторого элемента ИЛИ соединен стретьими входами третьего и четвертого элементов ИЛИ и выходом седьмогоэлемента И, четвертые входы третьегои четвертого элементов ИЛИ соединеныс выходом третьего элемента И, пятыйвход четвертого элемента ИЛИ соеди 1241235 1 Онен с выходом первого элемента И, выходы с первого по четвертый элементов ИЛИ являются выходами старшей имладшей двоичнь 1 х цифр десятичной цифры частного, выходы с первого повосьмой элементов И образуют первуюгруппу выходов блока формированияцифры частного.