Делительное устройство

(50 4 С 06 Р 7/52 ОПИСАНИЕ ИЗОБРЕТЕНИЯ й /1Фс 4. ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(57) Изобретение относится к вычисли.тельной технике и может быть использовано в составе специализированныхуправляющих или .универсальных цифровых вычислительных машин, а также вкачестве базового элемента при разработке различного типа распределенныхвычислительных структур с повышеннойпомехоустойчивостью. Целью изобретения является повышение помехоустойчивости за счет обеспечения некритичности к единичным сбоям в канале передачи и преобразования данных. В делительное устройство, содержащее ре-гистры делимого и делителя, первый ивторой регистры частного, перемножитель, сумматор-вычитатель, схемусравнения, коммутатор и блок управления, введена обратная связь с выходов регистров частного через коммутатор на второй вход перемножителя иобратная связь по цепям управления свыхода схемы сравнения через блок управления, 3 ил.1 2331Изобретение относится к вычислительной технике и может быть использовано в составе специализированныхуправляющих или универсальных цифровых вычислительных машин, а также вкачестве базового элемента при разработке различного типа распределенныхвычислительных структур с повышеннойпомехоустойчивостью.Цель изобретения - повышение помехоустойчивости за счет обеспечениянекритичности частного к единичнымсбоям,На фиг.1 представлена Функциональная схема делительного устройства; 5на Фиг.2 - функциональная схема блокауправления; на фиг.З - временная диаграмма работы блока.Делительное устройство Фиг,1) содержит регистры делимого 1 делителя 2 о2 частного 3 и 4, умножитель 5, сумматор-вычитатель 6 и схему 7 сравнения, коммутатор 8 и блок 9 управления, выход 10 результата устройства,вход 11 установки в начальное состояние устройства, вход 2 пуска устройства, тактирующий вход 13 устройства, выход 14 сигнала готовности устройства, входы делимого 15 и делителя 16 устройства, вход 17 сигналаответа устройства, выходы сигналовстробирования 18 и о запросе 19 устройства.Блок 9 управления (Фиг.2) состоитиз трех элементов ИЛИ 20 - 22, элемента ИЛИ-НЕ 23, элемента И 24, элемента 25 задержки, двух Э-триггеров26 и 27, двух КЯ-триггеров 28 и 29.Делительное устройство осуществляет деление двоичных чисел с Фиксиро.ванной запятой в соответствии со следующим реккурентным соотношением:Р = А-ВР1 Ф9где Л - код делимого;В - код делителя;Р ,Р, - код 1 -го и (1+1)-го111приближения частного; =0,1,2, - порядковый номер одного шага приближениячастного.Условием окончания операции деления в соответствии с выражением (1) будетОтсюда следует, что при выполнении условия (2) согласно соотношению(1) образован результат на выходе устройсгвз АР,11 +В(3) Информация в регистры 1, 2 и 4 записывается по положительному перепаду синхронизирующих импульсов, а врегистр 3 - по отрицательному,Сумматор - вычитатель 6 и схема 7сравнения выполнены в виде комбинационных схем.Делительное устройство работаетследующим образом.На тактирующий вход С 13 устройства поступают импульсные сигналысинхронизации (фиг,З), Исходное состояние устройства задается единичнымимпульсным сигналом, поступающим навход БК 11, При этом выходы регист-.ров 1 - 4 устанавливаются в нулевоесостояние, на выходе схемы 7 сравнения сбразуется единичный сигнал, выходы ЛК 18 и БА 14 переходят в нулевое состояние, а выход КЯ 19 - единичное. Синхронизирующие сигналы спервого, второго и третьего входовблока 9 управления запрещены. Указанное состояние соответствует режимуожидания (запроса) данных с источника информации,При готовности данных на источнике инициируется единичный сигнал, ко. тарый поступает на вход БТ 12 устрой. ства, На. первом выходе блока 9 управ .пения образуется единичный импульсный сигнал, положительным перепадом которого в регистры делимого 1 и делителя 2 с входных шин А и В записывается двоичный код операндов. Этот же сигнал поступает на выход АК 18 устройства, информируя источник о приеме данных .во входные регистры 1 и 2. Пятый выход блока 9 управления и, следовательно, выход ЕЯ 9 устройства переходят в нулевое состояние. В течение времени действия импульсного сигнала АК инициируются выходы умножителя 5, сумматора-вычитателя 6 коммутатора 8, выход которого подклю чен к выходу регистра 3 частного. На выходе сумматора-вычитателя 6 сформи- рован код(4) так как на выходе регистра 3 частного в данньв"; момент присутствует нуле. вой код.12331 35 ЛР Рк 1+В 2 г,б)40 50 3Если Р Ф О, то выход схемы 7 сравнения переходит в нулевое состояние.После окончания действия импульсного сигнала АК с второго и третьего выходов блока 9 управления поступает двухтактная синхронизирующая последовательность импульсных сигналов, организующая рекурсивныйпроцесс вычис. ления. Сигналы с второго и третьего выходов блока 9 управления сдвинуты во времени один относительно другого на величину ьТ для сохранения устойчивого состояния выходов сумматора- вычитателя . во время записи информации в регистр 3 или 4 частного. Положительным перепадом первого синхросигнала с третьего выхода блока. 9 управления значение Р записано в регистр 4 частного. Единичным сигналом с второго выхода блока 9 управления выход коммутатора 8 подключен к выходу регистра 4 частного и в течение действия единичного сигнала с третьего выхода блока 9 управления на выходе сумматора-вьчитателя 6 формируется двоичный код который по отрицательному перепаду сначала с третьего выхода блока 9 управления записывается в регистр 3 частного.Итерационный процесс продолжается до тех пор, пока на вьгхаде схемы 7 сравнения не сформируется единичный сигнал, свидетельствующий о выполнении равенства Единичный сигнал с выхода схемы 7 сравнения поступает на первый вход блока 9 управления. При этом четвертый выход, а следовательно, и выход ВЛ устройства переходят в единичное состояние, которое соответствует готовности устройства для деления выдать результирующий код с шины Р 10 в приемник информации. После передачи информации в приемник последний вырабатывает на своих выходах квитирующий единичный сигнал о приеме дан. ных, который пос-упает на вход АМ 17 устройства. По этому сигналу четвертый выход блока 9 управления, а следовательно, и выход КЛ 14 сбросятся в нулевое состояние, а пятый вьгход блока 9 управления и, следовательно,37 4вьгход Щ 19 устройства перейдут вединичное состояние. Делительное устройство, таким образом, готово к приему новьгх данных А и В. При этом вотличие от исходного состояния полученный результат в регистрах 3 и 4частного сохранен и он используетсяв следующел цикле вычисления как первое приближение для нахождения частного. Тем самьм существенно уменьшается число итераций вычислительногопроцесса, что обеспечивает высокоебытродействие при обработке малыхприращений входных операндов. Формула изобретения Делительное устройство, содержащее регистры делимого и делителя, умножитель, сумматор-вычитатель, пер вый и второй регистры частного, схему сравнения, коммутатор и блок управления, первый вход которого соеди.нен с. выходом схелы сравнения, первый вход которой соединен с первым информационным входом коммутатора, выходам результата устройства и выхо.дам первого регистра частного, вход сброся которого соединен с входами сброса второго регистра частного, регистров делимого и делителя, входом установки в начальное состояние устройства и вторым входом блока управления, третий вход которого соединен с входом пуска устройства, тактирующий вход которого соединен с четвертым входом блока управления, первый выход которого соединен с выходом сигнала готовности устройства, а вта. рай выход - с синхровходами регистра делимого и регистра делителя, выход которого соединен с первым входом умножителя, управляющий вход коммутатора соединен с третьим выходом блока управления, о т л и ч а ю - щ е е с я тем, что, с целью повышения помехоустойчивости за счет обеспечения некритичности частного к единичным сбоям, вход делимого устройства соединен с информационным входом регистра делимого, выход которого со.единен с суммирующим входом сумматора-вьлитателя, вычитающий вход которого соединен с выходом коммутатора, второй инФормационный вход которого соединен с вторым входом схемы сравнения и выходом второго регистра частного, информационный вход которо го соединен с выходом сумматора - вы.читателя и информационным входом первого регистра частного, синхровходкоторого соединен с синхровходом второго регистра частного и четвертымвыходом блока управления, пятый выход которого соединен с выходом сигнала о запросе устройства, выход сигнала стробирования которого соединенс вторым выходом блока управлениявход которого соединен с входом сигнала ответа устройства, причем блокуправления содержит три элемента ИЛИ,элемент И, два В-триггера, два КЬтриггера, элемент задержки и элементИЛИ-НЕ, первый вход которого соединен со синхровходом первого. В-триггера ичетвертым входом блока управления, третий вход которого соединенс первым входом элемента И, второйвход которого соединен с выходом первого КЯ-триггера и пятым выходом блока управления, первый выход которогосоединен с выходом второго В-триггера и первым входом первого элементаИЛИ, второй вход которого соединен с первыми входами второго и третьего элементов ИЛИ и вторым входом блока управления, пятый вход которого соединен с вторым входом третьего элемента ИЛИ, выход которого соединен с входом установки первого КБ-триггера и входом сброса второго В-триггера, информационный вход которого соединен с первым входом блока управления, третий выход которого соединен с синхровходом второго В-триггера и выходом элемента задержки, вход которого соединен с четвертым выходом блока управления, выходом элемента ИЛИ-НЕ и вторым входом второго элемента ИЛИ, выход которого соединен с входом сброса первого В-триггера, информационный вход которого соединен с выходом элемента И, а выход в .с вторым выходом блока управления, с входом сброса первого КЯ-триггера и входом установки второго КВ-триггера, вход сброса которого соединен с выходом первого элемента ИЛИ, а инверсный выход - с вторым входом элемента ИЛИ-НЕ.23337 Редактор Н.Бо орректор В,Б 1/50В Тираж б 71 НИИПИ Государственного коми по делам изобретений и 13035, Москва, Ж, Раушс/5 Производств жгород, ул олиграфическое предприятие Зйзт Фиг.ЗСоставитель Е,ЗахарченТехред Л.Олейник тета СС ткрытий ая наб,