Семотюк

Номер патента: 1700683

Опубликовано: 23.12.1991

Авторы: Омельчук, Семотюк

МПК: H02J 3/46

Метки: двухтрансформаторной, параллельно, подстанции, работающих, силовых, трансформаторов, числом

...системой неравенств на втором выходе блока 9 сиг нал Х 9 = О. При нулевом потенциале входногосигнала Х 9 логический элемент НЕ 10 на выходе генерирует дискретный сигнал Х 1 о = 1, соответствующий отключению одного силового трансформатора 18 (фиг.З и 4). В элементах 11 и 12 эти сигналы претерпевают временные смещения и с выхода исполнительного блока 13 на подстанцию воздействует управляющий сигнал на отключение трансформатора 18 (Увкл = О, Уоткл = 1), При увеличении нагрузки подстанции Я, т,е, Когда потери мощности в одном трансформаторе 17 больше потерь мощности в двух параллельно работающих трансформаторах (интервал времени 11-с 2, тз-т 4, в-сб), в 45 50 55 экономичном и действительном режимахработы подстанции.устройство работает...

Номер патента: 1566344

Опубликовано: 23.05.1990

Авторы: Визор, Леонтьев, Семотюк, Троц

МПК: G06F 7/52

Метки: величины, вычисления, двоичной, дроби, нормализованной, обратной

...5 ной дроби в быстродействующих ариА- метических устройствах.11 ель изобретения - повышение быстродействия устройства.На чертеже приведена схема устройства для вычисления обратной величины.Устройство содержит регистр 1 аргумента, блок 2 памяти, нычитатель 3, мультиплексор 4, матричный умножитель 5, вход 6 логического нуля.В устройстве вычисление обратной величины производится по следующим соотношениям:А=-=(Х-ЬХ) К К1БФгде Б - аргумент нормализованная двоичная дробь (0,5 ( Г) ( 1);иХ - старшая в , часть аргумента с225 ранда 1) подается на младшие -, разря 2 ды входов вычитаемого вычитателя 3, аина старшие в , разряды входов вычитае 2мого вычитателя 3 подается уровень логического нуля с шины 6 логического нуля. С выхода вычитателя 3...

Номер патента: 1478211

Опубликовано: 07.05.1989

Авторы: Демидов, Нелуп, Сабельников, Семотюк

МПК: G06F 7/49

Метки: комплексных, накоплением, умножения, чисел

...и четвертом циклах аналогично выбираются ячейки блоков 1 и 2 с адресами, содержащими единицу соответственно во втором, третьем и четвертом разрядах, причем содержимое каждых 40 первых выбираемых во втором, третьем и четвертом цикле ячеек складывается со сдвинутым на один разряд вправо содержимым регистров 5 и 1 О. Сдвиг осуществляется сдвигателями 11 и 12 45 подачей на один такт сигнала "Сдвиг" с седьмого выхода блока 19, причем в самых младших выходных разрядах сдвигателей 11 и 12 устанавливается "О и является арифметическим, т.е. 50 с заполнением освобождающихся разрядов и знаков. Одновременно с указанными действиями осуществляется обнуление ячеек памяти блоков 1 и 2, Вовтором цикле не используется содержимое первых, выбираемых в...

Номер патента: 1451683

Опубликовано: 15.01.1989

Авторы: Демидов, Нелуп, Сабельников, Семотюк

МПК: G06F 7/52

Метки: накоплением, умножения

...такта во входные регистры сумматора загружаетсясодержимое регистра 4 и ячейки памяти блока 1, адрес которой задаетсямладшими четырьмя разрядами регистра 7, а во второй половине результатсуммирования загружается в ту жеячейку блока 1 и осуществляются сдвиги в регистрах 4 и 7. В четвертомтакте блок 8 запрещает сдвиг регистров.4 и 7 и осуществляется загрузка следующей пары сомножителей (вконце такта). В пятом такте вновьразрешается сдвиг регистров 4 и 7 ив устройстве выполняются те же действия, что и для первой пары сомножителей, Через три такта после загрузки последней пары сомножителейсбрасывается сигнал начала работы,На этом первый этап работы устройства заканчивается,Результатом работы устройства напервом этапе является...

Номер патента: 1432519

Опубликовано: 23.10.1988

Авторы: Махалов, Нелуп, Сабельников, Семотюк

МПК: G06F 9/50

Метки: многоканальное, приоритета

...прерывания инверсии своих кодов приоритета, хранящихся в ре" гистрах 5, Элементы ИЛИ 3 выполняют функции сравнения кодов, выдаваемых из регистров 5, с кодами, имеющимися в настоящей момент на выходе кода прерывания, Если какой- либо разряд регистра 5 имеет низкий уровень, а соответствующий разряд выхода кода прерывания имеет также низкий уровень, то на выходе элемента ИЛИ 3 этого разряда появляется низкий уровень, который по цепочке элементов И 4 заблокирует выдачу на выход кода прерывания остальных, младших, разрядов кода данного каналаПусть, к примеру, запрос на обслуживание выставили одновременно три канала с кодами приоритетов:Первый 0 0 1 О 1 0 0 1Второй 0 0 1 0 1 1 0 0Третий . О 0 1 0 1 1 1 0На выходе кода прерывания...

Номер патента: 1425655

Опубликовано: 23.09.1988

Авторы: Нелуп, Сабельников, Семотюк

МПК: G06F 7/38

Метки: операционное

...одиниз входов блока 7 элементов И, на выходе блока 8 па 55 мяти, под управлением счетчика 9 в 1-ом такте работы появляется соотВе тствующе е значение маски и по ступает на другой вход блока 7 элементов И и третий информационный вход мультиплексора 4.Таким образом, на один вход арифметико-логического блока 2 поступает сдвинутый замаскированный код, а на другой - замаскированный код. В арифметико-логическом блоке 2 происходит их сложение и полученный результат записывается в накапливающий регистр 1.По окончании последнего такта работы в накапливающем регистре 1 получено двоичное число, которое соответствует количеству единиц,в исследуемом коде,Для произвольной длины двоичндго кода и количество тактов работы по подсчету числа единиц в...

Номер патента: 1260948

Опубликовано: 30.09.1986

Авторы: Малиновский, Полозов, Семотюк, Троц

МПК: G06F 7/52

Метки: двоичных, умножения, чисел

...которого соединены с входами сумматора :выходы которого соединены с сдвигом вправо с входами регистр 5, выходы которого соединены с дру - гимн входами сумматора 4, выход25 младшего разряда которого соединен с входом первого разряда регистр б выходы регистра 7 соединены с вторыми входами элементов И 2, тактовый вход 10 соединен с входом записи ре - гистра 5 и входом управления сдвигом регистра 6 и регистра 7.Устройство работает следующим образом.35 В исходном состоянии в регистр 1 записано множимое, регистр 7, регистр 5 сброшены. По тактовому импульсу разряд множителя записывается в регистр 7 по схеме сдвига влево. Обра зованный на выходах группы элементов И 2 код преобразуется (суммируются единицы) в сумматоре и поступает на входы...

Номер патента: 1246091

Опубликовано: 23.07.1986

Авторы: Назарук, Семотюк, Троц

МПК: G06F 7/552

Метки: извлечения, квадратного, корня

...8 последовательного приближения. Если присутствует инверсия переноса, устанавливающая триггер 16 блока 9 управления в "0", то по СИ 2 триггер 17 устанавливается в единицу, коммутатор 4 выдает на свои выходы код, равный двойке в двоичной системе счисления, который суммируется с кодом регистра 1 частных сумм, по СИ 3Получеццый результат равен 110010.В качестве преобразователя унитарного кода в двоичный в устройстве вместо блока постоянной памяти могут использоваться такие стандартные блоки, как счетчик, дешифратор, комбинационные схемы и их интеграция.Формула из об ре те ния1. Устройство цля извлечения квадратного корня, содержащее комбинационный сумматор, регистр подкоренноговыражения, регистр частных сумм, при чем выход...

Номер патента: 1203514

Опубликовано: 07.01.1986

Авторы: Рыжов, Семотюк, Троц

МПК: G06F 7/52

Метки: двоичных, деления, чисел

...управления; на фиг. 3 - временная диаграмма работы генератора тактовых импульсов,Устройство для деления (фиг,1) содержит регистр 1 делимого, регистр 2 делителя, первый счетчик 3, сумматор 4, вспомогательный регистр 5, регистр б коррекции, группу 7 элементов И, преобразователь 8 унитарного кода в двоичный, генератор 9 тактовых импульсов, блек 10 управления, второй счетчик 11, дешифратор 12.Блок 10 управления (фиг.2) содержит пять триггеров 13 - 17, три четвертого элемента И и прямым выходом третьего триггера, вход установ. ки которого соединен с выходом первого элемента ИЛИ, второй вход которого соединен с вторыми входами четвертого и шестого элементов И, первым входом пятого элемента И и выходом восьмого элемента И, второй вход...

Номер патента: 1103222

Опубликовано: 15.07.1984

Авторы: Гамаюн, Назарук, Семотюк

МПК: G06F 7/49

Метки: комплексных, умножения, чисел

...блоков умножения, втораягруппа выходов регистра множителя соединена с вторыми группами входоввторого и третьего блоков умножения 12 .Недостатком этого устройства является большой объем аппаратурных затрат, так как оно содержит четыре бло",ка умножения,45Цель изобретения - упрощение устройства.1Поставленная цель достигается тем, что устройство для умножения комплексных чисел, содержащее регистр 50 множимого, регистр множителя, регистр произведения и первый сумматор, содержит преобразователь прямого кода в дополнительный, второй сумматор, группу дешифраторов, первую и вторую 55 группу коммутаторов, первый и второй многовходовые сумматоры, причем первая группа выходов регистра множимо 22го соединена с первыми группами входов первого...

Номер патента: 862139

Опубликовано: 07.09.1981

Авторы: Гамаюн, Назарук, Семотюк

МПК: G06F 7/38

Метки: нормализации, чисел

...регистра 2 соединен с четвертым входом регистра множителя-остатка 3, выход которого соединен с четвертым входом сумматора 2. Второй выход регистра 1 соединен со вторым входом регистра множителя-остатка 3 и вторым входом коммутатора 14, выход которого соединен с вторым входом сумматора 2, четвертый выход которого соединен по закону двоичной.инверсии относительно номеров разрядов с вторым входом преобразователя 11 и с первым входом группы элементов ,И 12, Второй выход регистра множителя-остатка 3 соединен с.третьим входом группы элементов И 12 и по закону двоичной инверсии относительно номеров разрядов (фиг, 3) с входом преобразователя 11, выход которого по закону двоичной инверсии относительно номеров разрядов соединен с третьим входом...

Номер патента: 840920

Опубликовано: 23.06.1981

Авторы: Башков, Боюн, Вороной, Козлов, Семотюк

МПК: G06F 17/13

Метки: вычислительный, дифференциаль-ных, модели, производных, решения, сеточ-ной, узел, уравнений, цифровой, частных

...Далее в регистр 9 заносится коэффициент Ь11и в течение последующих четырех цйклов: занесение коэффициента в регистр 4, чтение из запоминающего устройства, суммирование, запись в запоминающее устройство Формируется содержимое ячеек 4-7 запоминающего устройства. При этом на входе 9 адреса должны подаваться в следующей последовательности: 0000, 0100, 0001,0101, 0010, 0110, 0011, 0111. После этого в регистр 9 заносится коэффи" циент а и в течение 8 последующих,3циклов Формируется содержимое ячеек 8-15 Адреса на вход запоминающего устройства подаются в такой последовательности: 0000, 1000, 0001, 1001,0110, 1110, 0111, 1111, По окончании формирования содержимого запоминающего устройства в регистр 9заносится значение111На втором...

Номер патента: 645156

Опубликовано: 30.01.1979

Авторы: Боюн, Козлов, Малиновский, Семотюк

МПК: G06F 7/50

Метки: комбинационный, одноразрядный, сумматор

...Реализуемая функция16 15 17 3 ИЛИ - НЕ О ЗИ - НЕ 3 ИЛИ 3 ИЛИ О 3 ИЛИ - НЕ 3 ИЛИ - НЕ 3 ИЛИ О ЗИ - НЕ 3 ИЛИ - НЕ 3 И 3 ИЛИ О 3 ИЛИ - НЕ 3 И - НЕ 3 1 ЛЛИ 3 И 3 И - НЕ 3 ИЛИ - НЕ 3 ИЛИ 1 3 ИЛИ в3 ИЛИ 3 И - НЕ 3 И 1 ЗИ - НЕ 3 И - НЕ 3 И 3 И 3 И - НЕ 1 3 ИЛИ - НЕ 3 ИЛИ 3 И Сопоставляя полученные значения выхода18 элемента 1 со значениями функции переноса при одинаковых наборах входныхпеременных, и значения выхода 11 элемента 2 со значениями функции суммы при 1 Оодинаковых наборах переменных, нетрудно убедиться в том, что они полностью совпадают. Но так как количество возможныхнаборов входных переменных в таблице является полным, то схема, приведенная на 15фиг. 1, является сумматором,Вариант выполнения логического элемента на основе ТТЛ...

Номер патента: 567200

Опубликовано: 30.07.1977

Авторы: Журавель, Семотюк, Черленевский, Шевцов

МПК: H03F 3/26

Метки: защитой, мощности, перегрузки, усилитель

...об разом,При подаче на вход положительной полу- волны сигнала и коротком замыкании нагрузки усиленная положительная полуволна поступает на датчик - низкоомный резистор 8, 2 О Выделенное напряжение через диод 13, резистор 17 воздействует на базу запертого транзистора 10. Транзистор 1 О открывается и отпирает транзисгор 9, работающий в инверсном включении. Конденсатор 16 мгновенно 25 разряжается через низкое сопротивление открытого ключа на транзисгорах 9, 10 и низкоомный резистор 15, Транзисторы 1 и 2 в самом начале разряда конденсатора 16 запираются и перестают усиливать входной сиг- ЗО нал, Транзисторы 9, 10 возвращаются в исходное состояние. Конденсатор 16 начинает заряжаться через резисторы 18 и 15, после чего транзисторы 1 и...

Номер патента: 553613

Опубликовано: 05.04.1977

Авторы: Боюн, Козлов, Малиновский, Семотюк

МПК: G06F 7/38

Метки: арифметическое

...3 - ав регистр суммымиожимых 6 - а,+а в первый регистр множи.теля 4 - Ь, во второй регистр множителя 5-Ьг внакапливающий сумматор 1 - О,Вычисление указанного выражения можетпроизводиться начиная с младших нли со старшихразрядов, В первом случае дешифратором 11 осу 4ществляется аншшэ солар ьимого первого 4 и вто.рого 5 регистров ьвожи елей со стороны младшихразрядов и сдвиг на каждом такте содержимогонакапливающего сумматора 1 вправо, а во втсромб случае - анализ со стороныгорших разрядов исдвиг содержимого накапливая сто суммато.авлево,3 гри нулевых значениях анализируемых одноименных разрядов первого 4 и второго 5 ре 10 гистров множителей дешифратор 11 не выдает разрешающего потенциала ни по одному из выходов,следовательно...

Номер патента: 528565

Опубликовано: 15.09.1976

Авторы: Боюн, Ледянкин, Малиновский, Семотюк

МПК: G06F 7/38

Метки: арифметическое, последовательное

...В=.+4/8==0,100, а во втором регистре 2 - в дополнительном коде второе слагаемое С= - 3/8= = 1.101. В результате сложения получается число В также в коде представления+ В О 100С =- 1.101В = 0.001 =+1/825 При работе устройства в режиме вычитаниядва числа в дополнительном коде сдвигаютсямладшими разрядами вперед, На второй вход15 сумматора 3 поступает уменьшаемое В изпервого регистра 1 в инверсном коде черезЗо коммутатор 5, а вычитаемое С из регистра 2 -непосредственно на первый вход сумматора 3.При этом триггер 7 управляющими входами1 О и 12 открывает инверсные входы входных ивыходных коммутаторов 5 и 6 и осуществляетЗ 5 передачу уменьшаемого В в сумматор, а результат В из сумматора в обратном коде(т. е. В и В соответственно) по...