Устройство для деления -разрядных чисел

,801223224 АШ 4 6061 752 ОПИСАНИЕ ИЗОБРЕТЕНИЯ ТОРСКОМУ СВИДЕТЕЛЬСТВУп-РАЗРЯДН 57) И ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ 789524/24-241.09.847.04.86. Бюл.13. Е. Козлов и Г, А. П яков81.325 (088.8)арцев М. А. и Брик В. А. Вычислие системы и синхронная арифметикадио и связь, 1981.орское свидетельство СССР7999, кл, б 06 Р 7/52, 1983.СТРОЙСТВО ДЛЯ ДЕЛЕНИЯЫХ ЧИСЕЛзобретение относится к вычислитель нои технике и может быть использовано при реализации быстродействующих арифметических устройств ЭВМ и специализированных вычислителей. Цель изобретения - повышение быстродействия устройства. Устройство содержит группу умножителей, элемент ИЛИ, три группы элементов ИЛИ, четыре группы элементов, группу регистров. В него введена группа преобразователей многорядного кода в однорядный, изменяется коммутация элементов устройства, а каждый из умножителей группы содержит матрицу из (пК 1) элементов И - НЕ. 2 з. п, ф-лы; 3 ил.45 50 55 Формула изобретения Изобретение относится к вычислительной технике и может быть использовано . при реализации быстродействующих арифметических устройств ЭВМ и специализированных вычислителей.Цель изобретения - повышение быстродействия устройства,На фиг, 1 представлена структурная схема предлагаемого устройства; на фиг. 2 - пример структурной схемы умножителя для сомножителей разрядности и = % = 4; на фиг. 3 - пример структурной схемы преобразователя многорядного кода в однорядный.Устройство для деления и-разрядных чисел (фиг. 1) содержит элемент ИЛИ 1, три группы элементов ИЛИ 2 - 4, четыре группы элементов И 5 - 8, группы преобразователей 9 многорядного кода в однорядный, регистров 10, умножителей 11, выходы Конец деления 12, остатка 13, частного 14, входы делимого 15, делителя 16, коррекции 1.Умножитель (фиг. 2) содержит матрицу из п)(1 элементов И - НЕ 18. Преобразователь многорядного кода в однорядный содержит матрицу одноразрядных сумматоров 19 и регистр 20 результата.Устройство работает следующим образом.По входам делимого 15 и делителя 16 поступают в прямом коде без знака п-разрядные делимое Х на первом такте работы или п младших разрядов остатка С на последующих тактах и делитель у соответственно. В группе регистров 10 хранятся Ъ,-разрядные числа т; -е частное).)-й умножитель 11 формирует многорядный код Ь;= (Х;=У), который вместе с кодом коррекции (единица младшего разряда, служащая для образования дополнительного кода величины - Ь; из обратного кода Ь;) и кодом величины делимого Х (или С) свертывается с помощью одноразрядных сумматоров 19 преобразователя 9 до однорядного кода результата - остатка С;.Если в результате вычитания будет получена отрицательная величина С;+ и положительная С;, то элементом И 6 вырабатывается сигнал, разрешающий выдачу на выходы частного 14 и остатка 13 содержимого 1-го регистра 10 и младших разрядов остатка С; с выхода )-го преобразоателя 9.Если значение Ь; совпадает со значением делимого, то на выходе )-го преобразователя 9 получается остаток С;=О, Деление закончено и сигнал с выхода )-го элемента И 7 появляется на выходе 12. Деление прекращается. 1. Устройство для деления и-разрядных чисел, содержащее группу регистров, группу умножителей, элемент ИЛИ, три группы элементов ИЛИ и четыре группы элементов И, причем вход делителя устройства соединен 5 10 15 20 25 30 35 40 с входами первого сомножителя умножителей группы, входы второго сомножителя которых соединены с выходами соответствующих регистров группы и первыми входами элементов И соответствующих подгрупп первой группы, вторые входы которых соединены с выходами элементов И соответствующих подгрупп второй группы и первыми входами элементов И соответствующих подгрупп третьей группы, выходы которых соединены с входами соответствующих элементов ИЛИ первой группы, выходы которых соединены с выходом остатка устройства и первыми входами элементов ИЛИ соответствующих подгрупп второй группы, вторые входы которых соединены с входом делимого устройства, выход частного которого соединен с выходами элементов ИЛИ третьей группы, входы которых соединены с выходами элементов И соответствующих подгрупп первой группы, выход Конец деления устройства соединен с выходом элемента ИЛИ, входы которого соединены с выходами элементов И четвертой группы, отличающееся тем, что, с целью повышения быстродействия, в него введена группа преобразователей многорядного кода в однорядный, причем вход коррекции устройства соединен с первыми информационными входами преобразователей многорядного кода в однорядный группы, вторые информационные входы которых соединены с выходами элементов ИЛИ соответствующих подгрупп второй группы, а третьи информационные входы - с выходами умножителей группы, прямые выходы знаковых разрядов преобразователей многорядного кода в однорядный группы соединены с первыми входами элементов И соответствующих подгрупп второй группы, вторые входы которых соединены с инверсными выходами знаковых разрядов преобразователей многорядного кода в однорядный группы, начиная с второго соответственно, разрядные выходы преобразователей многорядного кода в одноряд. ный группы соединены с входами элементов И четвертой группы и вторыми входами элементов И соответствующих подгрупп третьей группы. 2. Устройство по п. 1, отличающееся тем, что каждый из умножителей группы содержит матрицу из (п)(1) элементов И - НЕ (и-разрядность операндов, 1=2, , п - количество одновременно получаемых разрядов частного 1, причем 1-й разряд входа первого сомножителя умножителя соединен с первыми входами (1,-х элементов И - НЕ матрицы (1=1, , п, )=1,1 с), )-й разряд входа второго сомножителя умножителя соединен с вторыми входами (1,-х элементов И - НЕ матрицы, выходы которых соединены с выходом умножителя.3. Устройство по п. 1, отличающееся тем, что каждый из преобразователей многорядного кода в однорядный группы содержитматрицу из и столбцов одноразрядных сумматоров, причем каждый 1-й столбец содержит 1 одЯ одноразрядных сумматоров (1= =1, , и) и регистр результата, разрядные выходы которого соединены с разрядными выходами преобразователя многорядного кода в однорядный, прямой и инверсный выходы знаковых разрядов которого соединены соответственно с прямым и инверсным выходами регистра результата, информационные входы которого соединены соответственно с выходами суммы первых одноразрядных сумматоров 1-го столбца матрицы, входы первого, второго, третьего слагаемых одноразрядных сумматоров первого столбца матрицы соединены соответственно с первыми, вторыми и третьими информационными входами преобразователя многорядного кода в однорядный, выходы переноса 1-х одноразрядных сумматоров (1 = 1 1 ода 1) 1-х столбцов матрицы соединены соответственно с входами первого слагаемого 1-х одноразрядных сумматоров (1+1) -х столбцов матрицы, выходы суммы 1-х однораз О рядных сумматоров (1 с=2, , 1 одн) 1-х столбцов матрицы соединены соответственно с входами второго слагаемого 1-х одноразрядных сумматоров (1+1)-х столбцов матрицы.арченкоКорректор А. ОПодписноетета СССРткрытийнаб., д. 4/5ул. Проектная, 4 бручар Составитель Е. За Техред И. Верее Тираж 677 И Государственного ком делам изобретений и о Москва, Ж - 35, Раушская П Патент, г. Ужгород,