Вычислительное устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 6,06 Р 7/52 ИСАНИЕ ИЗОБРЕТЕ енина полиВ.И.Ленина тво ССС979. 1 гегаг 1 чеапзасгдопУ 3, рр.317 в и ен с а етоГОСУДАРСТВЕННЫИ КОМИТЕТ СССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ АВТОРСКОМУ( СВИДЕТЕЛЬСТ(71) Харьковский ордена Лтехнический институт им.(54) (57) ВЪЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО,содержащее матрицу вычислительныхячеек размерностью ш и, где щ,п -разрядности соответственно множителя и множимого, каждая вычислительная ячейка содержит девять элементоИ, четыре элемента НЦ; узел памятиш групп по 3 узлов памяти (3=1,.ш, где 1 - номер группы), причемкаждый узел памяти содержит три элемента И, элемент ИЛИ, элемент НЕ,.причем первый вход первого элементаИ узла памяти соединен с первым входом второго элемента И, второй входкоторого соединен с первым входомтретьего элемента И и выходом элемта ИЛИ, первый, второй и третий вх,которого соединены соответственновыходами первого, второго и третьегэлементов И узла памяти,. второйвход первого элемента И которогосоединен с выходом элемента НЕ узлпамяти, разрядные входы первого слагаемого устройства соединены соотвственно с входами первых элементовНЕ вычислительных ячеек первой стр,.801117635 А ки матрицы, разрядные входы второго слагаемого устройства соединенысоответственно с входами вторых элементов НЕ вычислительных ячеек первой строки матрицы, разрядные входымножителя соединены соответственнос входами третьих элементов НЕ вычислительных ячеек первого столбцаматрицы, разрядные .входы множимогоустройства соединены соответственнос входами четвертых элементов НЕвычислительных ячеек первой строкиматрицы и первыми входами первых элементов И узлов памяти вычислительныхячеек первой Строки матрицы, вторыевходы третьих элементов И каждогоузла памяти вычислительных ячеек -Ястроки матрицы (1 1щ) соединеныс г-м тактирующим входом устройства,первый вход первого элемента И каждой вычислительной ячейки матрицы соединен с первым входом второго, тре-тьего, четвертого и пятого элементовИ вычислительной ячейки матрицы,второй вход первого элемента И которой соединен с первым входом шестого и седьмого элементов И и вторым входом пятого элемента И вычис-лительной ячейки матрицы, третий входпервого элемента И которой соединенс вторым входом шестого и седьмогоэлементов И и третьим входдм пятого элемента И вычислительной ячейкиматрицы, второй вход третьего элемента И которой соединен с вторым входом четвертого элемента И и третьимвходом седьмого элемента И вычислительной ячейки. матрицы, первый входвосьмого элемента И которой соединен.с первым,:входом девятого элемента Иб 35 1117четвертым входом седьмого элемента1 вычислительной ячейки матрицы, третий вход шестого элемента И которойсоединен с вторым входом второго,восьмого и девятого элементов И и четвертым входом пятого элемента И вы-,числительной ячейки матрицы, третийвход девятого элемента И которой соединен с третьим входом четвертогоэлемента И вычислительной ячейки мат Орицы, третий вход восьмого элемента .И которой соединен с третьим входомтретьего элемента И вычислительной,ячейки матрицы, выходы первого, второго и шестого элементов И которойсоединены соответственно с первым,вторым и третьим входом первого элемента ИЛИ вычислительной ячейки матрицы, выходы третьего, четвертого,пятого, седьмого, восьмого и девято". щго элементов И которой соединены соответственно с первым, вторым,третьим, четвертым, пятым и шестымвходом второго элемента ИЛИ вычислительной ячейки. матрицы, входы первых элементов НЕ вычислительных ячеек матрицы и-го столбца 1-й строкисоединены с шиной логического "О"устройства, вход первого элемента НЕвычислительной ячейки з-й строки(з=2тп) и г-го столбца (г=1и"1) матрицы соединены с выходом второго элемента ИЛИ вычислительных ячеек (8-1)-й строки и (г+1)-го столбца матрицы, выход первого элементаИЛИ вычислительной ячейки -й строки35и 1-го столбца (1=1п)матрицы соединен с входом второго элемента НЕвычислительной ячейки ь-й строки и(1+1)-го столбца матрицы, выход эле 40мента И узла памяти вычислительнойячейки к-й строки (к=1ш) и 1 го столбца матрицы соединен с входометвертого элемента НЕ вычислительноуейки (к+1)-й строки и Р-го стобцаматрицы, выходы первых и вторых эле 45ментов ИЛИ вычислительных ячеек ш-йстроки о-го столбца (ц=2ш) ивьйод.первого элемента ИЛИ вычислительной ячейки первого столбца ш-йстроки матрицы соединены с соответ 50ствующими весовыми входами параллельного сумматора, и выходов которогосоединены с выходами и старших разря",дов устройства, ш выходов младших 55разрядов устройства соединены соответ",ственно с выходами элементов ИЛИ ш-йруппы узлов памяти, вторые входы вторых элементов И которой соединены с (ш+1) -м тактирующим входом устройства, первые входы элементов И (-1) -х узлов памяти 1-й группы соединены соответственно с выходами элементов ИЛИ (1-1)-й группы, первый вход элемента И 1-го узла памяти 1-й группы соединен с выходом второго элемента ИЛИ вычислительной ячейки 1-й строки первого столбца матрицы вычислительных ячеек, о т л и ч а ю щ е е - с я тем, что, с целью увеличения1быстродействия, в каждую вычислительную ячейку устройства дополнительно введены десятый и одиннадцатый элементы И, пятый элемент НЕ и элемент задержки, в каждый узел памяти введен элемент задержки, причем первый вход десятого элемента И вычислительной ячейки соединен с выходом первого элемента ИЛИ вычислительной ячейки матрицы, второй вход которого соединен с соответствующим тактовым входом устройства и первым входом одиннадцатого элемента И вычислительной ячейки матрицы, второй вход которого соединен с выходом второго элемента ИЛИ вычислительной ячейки мат-,.рицы, пятый вход пятого элемента И которой соединен с пятым входом седьмого элемента И, четвертыми входами первого, третьего, четвертого, шестого, восьмого и девятого элементов И, с третьим входом второго элемента И и выходом пятого элемента НЕ вычислительной ячейки матрицы, вход пятого элемента НЕ которой соединен с выходом элемента задержки вычислительной ячейки матрицы, вход которого соединен с вторым входом третьего элемента И и входом элемента задержки узла памяти вычислительной ячейки матрицы, выход которого соединен с входом элемента НЕ узла памяти вычислительной ячейки матрицы, вход первого элемента НЕ вычислительной ячейки соединен с первым входом первого элемента И вычислительной ячейи матрицы, выход первого элементаНЕ которой соединен с первым входомвосьмого элемента Й, выход второгоэлемента НЕ вычислительной ячейки соединен с третьим входом седьмого элемента И, вход второго элемента НЕ вычислительной ячейки соединен счетвертым входом пятого элемента И,второй вход которого соединен с входом третьего элемента НЕ вычислитель1117 б ной ячейки матрицы, выход которого соединен с третьим входом восьмого элемента И, вход четвертогоэлемента НЕ вычислительной ячейки соединен с третьим входом первого элемента И вычислительной ячейки матрицы, выход четвертого элемента НЕ которой соеди 35нен с третьим входом девятого элемента И, вход элемента задержки каждого узла памяти соединен с вторымвходом третьего элемента И узла памяти, выход элемента задержки которого соединен с входом элемента НЕузла памяти.Изобретение относится к цифровой вычислительной технике и предназначено для использования в универсальных и специализированных цифровых вычислительных устройствах.ч5Известно множительное устроиство матричного типа, содержащее и рядовпо ш ячеек, каждая из которьм содержит узел формирования переноса, сумматор по модулю два, логические элементы И,НЕ 1 .Существенным недостатком устройства является его низкая эффективность, поскольку для реализации матрицы ячеек требуется большое количество ло 15 гических элементов, из которых в каждый момент времени используется для вычислений лишь незначительная часть.Наиболее близким к предлагаемому20 является вычислитель, состоящий из ш рядов по и вычислительных ячеек, и-разрядного сумматора и ш рядов ячеек памяти, в каждом 2-м ряде которьм 2 ячеек памяти Я=1,2ш), причем каждая из ячеек памяти содержит элементы И, элемент ИЛИ, элемент НЕ и элемент задержки, входы первого элемента И соединены соответственно с вьмодом элемента ИЛИ, являющийся информационным выходом ячейки памяти, и с управляющим входом ячейки памяти; входы второго элемента И соединены соответственно с выходом . элемента ИЛИ и информационным входом ячейки памяти, входы третьего элемента И соединены соответственно с информационным входом ячейкипамяти и выходом элемента НЕ, вход которого соединен с вьмодом элемента задержки, вход которого соединен с управляю щим входом ячейки памяти и управляющим выходом ячейки памяти, выходы первого,второго и,третьего элементов 2И соединены соответственно с входами элемента ИЛИ, каждая вычислительная ячейка содержит ячейки памяти, эле-менты И, ИЛИ, НЕ, причем первый вход первого элемента И соединен с первыми входами третьего, шестого, седьмого, девятого элементов И и информационным выходом первой ячейки памяти, информационный вход которой является входом суммы частичных про- изведений вычислительной ячейки, второй вход первого элемента И соединен с первыми входами второго, восьмого элементов И, вторым входом девятого элемента И и входом множителя вычислительной ячейки, третий вход первого элемента И соединен со вторыми входами второго и восьмого элементов И, третьим входом девятого элемента И, выходом множимого вычис- лительной ячейки и информационным выходом второй ячейки памяти, инфор мационный вход которой является вхо дом множимого вычислительной ячейки, третий вход второго элемента И сое динен со вторым входом третьего эле мента И, первыми входами четвертого и пятого элементов И, четвертым входом девятого элемента И и информационным выходом третьей ячейки памяти, информационный вход которой яв ляется входом переноса вычислительной ячейки, второй вход четвертого элемента И соединен со вторым входом пятого элемента И, третьим вхо дом восьмого элемента И и выходом первого элемента НЕ, вход которого соединен с информационным выходом первой ячейки памяти, третий вход четвертого элемента И соединен со вторым входом шестого элемента И и выходом второго элемента НЕ, вход которого соединен со входом множите ля вычислительной ячейки, третий635 3 1117вход пятого элемента И соединен совторым входом седьмого элемента И ивыходом третьего элемента НЕ, входкоторого соединен с информационнымвыходом второй ячейки памяти, третий вход шесТого элемента И соединен с третьим входом седьмого элемента И, четвертым входом седьмогоэлемента И, четвертым входом восьмого элемента И и выходом четвертого 10элемента НЕ, вход которого соединенс информационныМ выходом третьейячейки памяти, выходы первого, второго, третьего элементов И соединенысоответственно со входами первого 15элемента ИЛИ, выход которого является выходом переноса вычислительнойячейки, выходы четвертого, пятого,шестого, седьмого, восьмого и девятого элементов И соединены соответственно со входами второго элементаИЛИ, выход которого является выходом суммы частичных произведений, управляющие входы первой, второй итретьей ячеек памяти подключены к уп равляющему входу вычислительнойячейки, управляющий выход второйячейки памяти подключен к управляющему выходу вычислительной ячейкифвход множителя вычислительной ячей- ЗОки соединен с выходом множителя вычислительной ячейки, входы множимого,входы суммы частичных произведений,входы переноса вычислительных ячеекпервого ряда, а также входы множителя первых вычислительных ячеек всехрядов, являются информационными входами .матричного умножителя, выходмножителя и управляющий выход к-.й вы-числительной ячейки каждого ряда сое динены соответственно со входом множителя и управляющим входом (к+1)-йвычислительной ячейки того же ряда(к=1,2п), вход суммы частич,ных произведений к-й вычислительнойячейки каждого ряда, начиная со второго, соединен с выходом суммы частичных произведений (к+1)-й вычислительной ячейки предыдущего ряда,(к=1 у 2 р,п) Вход множимого и Вход 50переноса к-Й вычислительной ячейкикаждого ряда, начиная со второго,соединены соответственно с выходоммножимого и выходом переноса к-й вы-.числительной ячейки предыдущего ряда 55,(кщ 1,2, ,а), на входы суммы частичных произведений их вычислительныхячеек каждого ряда, начиная со второго, подаются сигналы логическогонуля, выходы переноса и выходы суммы частичных произведений вычислительных ячеек а-го ряда соединеныс соответствующими по весу входамии-разрядного сумматора, информационный вход каждой 1-й ячейки памяти1-го ряда соединен с информационнымвыходом х-Й ячейки памяти (1-1)-.горяда (1:=1,21-1 р 1=2,3 ъ,ш),управляющий выход каждой -й ячейки памяти 1-го ряда соединен с управлякицим входом (1+1)-Й ячейки памяти 1-го ряда (д=1,21-1; 1=, =2,31),управляющий выход -йячейки памяти 1-го разряда соединенуправляющим входом первой вычислительной ячейки р-го ряда, гдер=1+1; д 1=1,2а, информационный вход 1-Й ячейки памяти 1-горяда соединен с выходом суммы частичных произведений первой вычислительной ячейки р-го ряда, где р=1=,1=1,2,.,а, управляющий вход первойвычислительной ячейки первого ряда иуправляющие входы первых ячеек памяи всех рядов являются управляющимиодами матричного умножителя, .информационные выходы ячеек памятиш-го ряда и выходы п-разрядного сумматора являются информационными выходами матричного умножителя,Умножитель более эффективен, применение конвейерной организации обеспечивает полное использование матричной логики 2 .Однако введение ячеек памяти увеличило число логических уровней, через которые должны пройти сигналы,.что снизило. быстродействие умножителя еЦель изобретения - увеличение быстродействия матричного умножителя за.счет сокращения количества логических уровней, через которые проходятсигналы, при условии сохранения конвейерного принципа работы.Поставленная цель достигаетсятем, что вычислительное устройство,содержащее матрицу вычислительныхячеек размерностью а и где а,п - разрядности соответствейно множителя имножимого, каждая вычислительнаяячейка содержит девять элементов И,четыре элемента НЕ, узел памяти и шгрупп по 3 узлов памяти (1 1а),где 1 - номер группы,причем каждыйузел памяти содержит три элементаИ, элемент ИЛИ, элемент НЕ, причемпервый вход первого элемента И узлапамяти соединен с первым входом. второго элемента И, второй вход которого соединен с первым входом третьегоэлемента И и выходом элемента ИЛИ,первый, второй и третий входы которого соединены соответственно с выходами первого, второго и третьегоэлементов И узла памяти, второй входпервого элемента И которого соеди 10 нен с выходом элемента НЕ узла памяти,разрядные входы первого слагаемогоустройства соединены соответственнос входами первых элементов НЕ вычислительных ячеек первой строки матрицы, разрядные входы второго слагаемого устройства соединены соответственно со входами вторых элементов НЕвычислительнык ячеек первой строкиматрицы, разрядные входы множителясоединены соответственно с входамитретьих элементов НЕ вычислительныхячеек первого столбца матрицы, разрядные входы множимого устройствасоединены соответственно с входамичетвертых элементов НЕ вычислительных ячеек первой строки матрицы ипервыми входами первых элементов Иузлов памяти вычислительных ячеекпервой строки матрицы, вторые входы1 ретьих элементов И каждого узла памяти вычислительных ячеек 1-й строки матрицы (1= 1ш) соединены с1-м тактирующим входом устройства,первый вход первого элемента И каждой вычислительной ячейки матрицысоединен с первым входом второго,15 20 25 30 третьего, четвертого и пятого элементов И вычислительной ячейки матрицы, 40второй вход первого элемента И которой соединен с первым входом шестого и седьмого элементов И и вторым вхоэлемента И которой соединен с вторым. входом шестого и седьмого элементов И и третьим входом пятого элемента,И вычислительной ячейки матрицы, вто 50 рой вход третьего элемента И которойсоединен с вторым входом четвертого элемента И и третьим входом седьмогоэлемента И вычислительной ячейки мат" рицы, первый вход восьмого элементаИ которой соединен с первым входомдевятого элемента И и четвертым входом седьмого элемента И вычислительной ячейки матрицы, третий вход шесдом пятого элемента И вычислительной ячейки матрицы, третий вход первого 45 1 того элемента И которой соединен с вторым входом второго, восьмого и девятого элементов И и четвертым входом пятого элемента И вычислительной ячейки матрицы, третий вход девятого элемента И которой соединен с третьим входом четвертого элемента И вычислительной ячейки матрицы, третий вход восьмого элемента И которой соединен с третьим входом третьего элемента И вычислительной ячейки матрицы, выходы первого, второго и шестого элементов И которой соединены соответственно с первым, вторым и третьим входом первого элемента ИЛИ вычислительной ячейки матрицы, выходы третьего, чет- вертого, пятого, седьмого восьмого и девятого элементов И которой соединены соответственно с первым, вторым, третьим, четвертым, пятым и шестым входом второго элемента ИЛИ вычислительной ячейки матрицы, входы первых элементов НЕ вычислительных ячеек матрицы и-го столбца д-й строки соединены с шиной логического нуля устройства, вход первого элемента НЕ вычислительной ячейки Я-й строки (3=2ш) и г-го столбца (г=1,и) матрицы соединены с выходом второго элемента ИЛИ вычислительных ячеек (з)-й строки и (г+1)-го столбца матрицы, выход первого элемента ИЛИ вычислительной ячейки -й строки и 1-го столбца (1=1п) матрицы соединен с входом второго элемента НЕ вычислительной ячейки 1-й строки и (1+1)-го столбца,матрицы, выход элемента И узла памяти вычислительной ячейки к-й строки (к=1ш) и 1-го столбца матри,цы соединен с входом четвертого элемента НЕ вычислительной ячейки (к+1) -й строки и 1-го столоца матрицы,выходы первых и вторых элементов ЙЛИ вы-. числительных ячеек ш-й строки,п-гостолбца (ц=2ш) и выход первого элемента ИПИ вычислительной ячейки первого столбца ш-й строки матрицы соединены с соответствующими весовыми входами параллельного сумматора,п выходов которого соединены с выходами и старших разрядов устройства, ш выходов младших разрядов устройства соединены соответственно с выходами элементов ИЛИ ш-й группы уз лов памяти, вторые входы вторых элементов И которой соединены с (ш+1)-м тактирующим входом устройства, первыеЯ =А+В0+С 1 1117 входы элементов И (-1)-х узлов памяти -й группы соединены соответственно с выходами элементов ИЛИ (-1) -й группы, первый вход элемента И 1-го узла памяти 1-й группы соединен с вы ходом второго элемента ИЛИ вычислительной ячейки -й строки первого столбца матрицы вычислительных ячеек, в каждую вычислительную ячейку устройства дополнительно введены деся О тый и одиннадцатый элементы И, пятый элемент НЕ иэлемент задержки, в каждый узел памяти введен элемент задержки, причем первый вход десято, го элемента И вычислительной ячейки соединен с выходом первого элемента ИЛИ вычислительной ячейки матрицы, второй вход которого соединен с со,ответствукащм тактовым входом устройства и первым входом одиннадцатого2 О элемента И вычислительной ячейки матрицы, второй вход которого соединен с выходом второго элемента ИЛИ вычислительной ячейки матрицы, пятый вход пятого элемента И которой сое динен с пятым входом седьмого элемента И, четвертыми входами первого, , третьего, четвертого, шестого, восьмого и девятого элементов И, с третьим входом второго .элемента И и вы- ЗО ходом пятого элемента НЕ вычислительной ячейки матрицы, вход пятого элемента НЕ которой соединен с выходом элемента задержки вычислительной ячейки матрицы, вход которого соединен с35 вторым входом третьего элемента И и входом элемента задержки узла памяти вычислительной ячейки матрицы, выход которого соединен с входом элемента НЕ узла памяти вычислительной ячейки матрицы, вход первого элемента НЕ вычислительной ячейки соединен с первым входом первого элемента И вычислительной ячейки матрицы, выход первого элемента НЕ которой соединен 45первым входом восьмого элемента И, выход второго элемента НЕ вычислительной ячейки соединен с третьим входомседьмого элемента И, вход второго элемента НЕ вычислительной ячейки соединен с четвертым входом пятого50элемента И, .второй вход которого соединен с входом третьего элемента НЕвычислительной ячейки матрицы, выходкоторого соединен с третьим входом;55восьмого элемента И, вход четвертого элемента НЕ вычислительной ячейкисоединен с третьим входом первого 635 .8элемента И вычислительной ячейки матрицы, выход четвертого элемента НЕкоторой соединен с третьим входомдевятого элемента И, вход элементазадержки каждого узла памяти соединенсо вторым входом третьего элемента Иузла памяти, выход элемента задержкикоторого соединен с входом элементаНЕ узла памяти.На фиг, 1 представлена функциональная схема матричного умножителя дляш=п 4, где ш,п - разрядность множимого и множителя, на фиг. 2 - функциональная схема вычислительной ячейкиф на фиг. 3 - функциональная схемаячейки памяти на фиг, 4 - временнаядиаграмма подачи управляющих сигналов.Матричный умножитель содержит вычислительные ячейки 1, и-разрядныйсумматор 2, ячейки 3 памяти. Вычислительные ячейки 1 и ячейки 3 памятисодержат элементы И 4, элементы ИЛИ5, элементы НЕ 6, элементы 7 задержки, Входы 80-8 являются информаци -онными входами умножителя, на которые подаются сигналы, соответствующие двоичному множимому Р, где индексразряд множимого с учетом его веса.Входы 9 О -9, - информационные входыумножителя, на которые подаются сигналы, соответствующие двоичному множителю В. Входы 10 о 10 и входы 11 о11 - информационные входы, на которые подаются сигналы слагаемых соответственно А и С. Входы 12-125 - управляющие входы умножителя.Выходы Б13 о- информационные выходы умножителя, с которых снимаются сигналы результата 8, .Матричный умножитель реализуетфункцию Для вычисления произведения двух чисел В и Р слагаемые А и С должны быть нулевыми. Реализация умножителем функции вида (1) расширяет его функциональные возможности .Каждая вычислительная ячейка 1 умножителя осуществляет такую же арифметическую функцию как весь умножитель, только для одноразрядных двоичных чисел а, Ь, с, й: 8+с =а+Ъй+с, (2) где а,Ь,с,д - сигналы на входах 14-17 вычислительной ячейки 1,8,С - сигналы на выходах 18 и19 вычислительной ячейки 1,В формуле (2) 8 и С складываются с учетом веса.Вычислительная ячейка 1 описывает" ся следующей системой логических уравнений;8(+1)=(асЬ+асд+асЬ+асй+асЬд+ +асЬЙ) Е+8(С) 2;с (+1) =(аЬй+Ъс 1 с+ас) Е+с (с) 2;а 1(с+1) =аЕ+ Ы 1 И)+а г;Ь = Ьр21: ЕЮ 1 О 15- где 8(+1) и 8(С) в значения выхода18 соответственнов последующий ипредыдущий моменты времени,20С(1+1) и С(С) - значения выхода19 соответственно в последующийи предыдущий моменты Времени 25йф(С+1) и с 11(с) - значения выхода20 соответственно в последующиии предыдуший моменты времени,Ь 1 - значения выхода21 вычислительной ячейки 1,2 и 2 - соответственнозначения входа 22и выхода 23 вычислительнойячейки 1.Ячейка 3 памяти описывается системой логических уравнений:40У(с+1) =ур+уУ(с)+У(с)Ер,.тде у(с+1) и у - значения выхода24 ячейки 3 памяти соответственно в следующийи предыдущий моменты времени,у - значение входа 2550ячейки 3 памяти,Е и 2 -. соответственноРзначения входа 26и выхода 27 ячейки 3 памяти. 55Матричный умножитель работаетв конвейерном режиме следующим образом. В исходном состоянии на управляющих входах 121-12. умиожителя установлен сигнал "0", Процесс вычисления начинается с подачи на входы 8 О -9,-9 10-10, 11,-11 первых сомножителей 01, В и слагаемых А 1, С, В течение времени Тр (фиг. 4) вычисление прохоДит в вычислительных ячейках 1 первого ряда . В момент времени Тр, когда вычисления в первом ряду закончились, на управляющий вход 12 подается сигнал -1", который осуществляет запоминание информации, установившейся на выходах вычислительных ячеек 1 первого ряда. При этом на выходах 20 вычислительных ячеек 1 первого ряда запоминается множимое Э. Сигнал 1 на входе 12 1 запрещает также отработку вычислительными ячейками 1 первого ряда сигналов, которые будут появляться на их входах 8,-8 10, -1 О 11 - 11 . Единица на управляющем вхо-, де 12 сохраняется в течение времени Т (фиг. 4), что обеспечивает проведение вычислений на втором ряду вычислительных ячеек 1 и запоминание информации в ячейке 3 памяти второго ряда.Время, пока в первом ряду вычислительных ячеек 1 не производятся вычисления, используется для подачи на входы 8,-8, 9 10,-10 11-11 нового множимого П, младшего разряда множителя В и новых слагаемых А, и СПодача новой информации на вычислительные ячейки 1 первого ряда проводится в промежуток времени, начиная с момента времени , после установления на входе к,"1" и должна закончиться по истечений времени после появления 0 на входе к 1. По окончании вычисления в первом, ряду вычислительных ячеек 1 и запоминания в ячейке 3 памяти ряда, в момент времени 2 ТР после начала вычислений на управляющий вход к, подается сигнал "1", который осуществляет запоминание информации, установившейся на выходах вычислительных ячеек 1 второго ряда и на выходе у ячейки 3 памяти второго ряда, а также запрещает отработку вычислительными ячейками 1 второго ряда и . ячейкой 3 памяти первого ряда сигналов, которые будут поступать на их входы.(Т +ь ) ж "О", Подача новой информации на д-ую ступень с информаци 111С момента времени (2 Т ) вычисление продолжается в третьем ряду вычислительных ячеек 1 и происходит работа ячеек 3 памяти третьего ряда,Поскопьку первый ряд вычислитель ных ячеек 1 готов к работе, на его управляющий вход 121 в момент вреени (Тр+Т) подается сигнал "О", оторый разрешает обработку вновь поступившей информации вычислительными ячейками 1 первого ряда. Сигнал "О" на управляющем входе 12 1 держится в течение времени (7+Т), что обеспечивает правильное вычисление.Так как вычислительные ячейки 1 второго ряда не производят вычислений, то промежуток времени с (2 Тр + Фь) до (2 Тр + Тп + 7 ) используется. для подачи разряда Ь 1 второго множителя на вход 9 матричного умножителя, подготавливая его тем самым к новому вычислению.Аналогично конвейерный процесс вычисления продолжается .дальше. По мере окончания вычисления в -й ступени (ь,2,3,4,5) матричного умножителя в нее вводится новая информация с периодом 117 б 35 12онных входов умножителя, подсоединенных к д-й ступени, разрешаетсяв промежуток времени, начиная с мо,мента временипосле установления2в "1" и до истечения времени 7после установления 2 в "О". На информационных выходах 13,-13, с периодом Т будут появляться результаты вычислений. Ячейки 3 памяти обеспе чивают синхронизацию появления истарших и ш мпадших разрядов произведения на информационных выходахумножителя.Элемент 7 задержки в вычислительных ячейках 1 и ячейках 3 памятислужит для обеспечения их правильнойсинхронной работы,Частота,. с .которой матричный умщ ножитель может обрабатывать информацию, зависит от быстродействия и- разрядного сумматора 2, поэтому целесообразно применять сумматоры с параллельным переносом. Матричный умр 5 ножитель содержит меньшее число логических уровней, через которые проходят сигналы, чем у известного.Так, у предлагаемого матричного ум- .ножителя количество логических уровней (с учетом элементов НЕ) в одном ряду вычислительных ячеек равно 3, в то время как у известного число логических уровней в одном ряду вычислительных ячеек равно 5, что увеличивает быстродействие.